REGOLE di Scrittura di VHDL rivolto a sintesi logica

VHDL come strumento CAD all’interno di
flussi di progetto per dispositivi Digitali
)DELR&DPSL
&RUVLGL$UFKLWHWWXUDGHL6LVWHPL,QWHJUDWL
3URJHWWRGL6LVWHPL(OHWWURQLFL
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Universita’ di Bologna
VHDL
9HU\+LJKVSHHGFLUFXLWV+DUGZDUH'HVFULSWLRQ/DQJXDJH
• Nato nel 1987, formalmente ridefinito nel 1993
• Linguaggio standard internazionale per la descrizione di circuiti
integrati digitali
• Strumento convenzionale per il progetto e per la documentazione
di blocchi digitali
• Permette la rappresentazione di istanze hardware da system level
fino a gate level
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Universita’ di Bologna
VHDL vs C
/LQJXDJJLR &
/LQJXDJJLRGLSURJUDPPD]LRQH VRIWZDUHJHQHUDXQD
HVHFX]LRQH 6(48(1=,$/(GLXQDVHULHGLLVWUX]LRQL
9+'/
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LQVWDQ]LD]LRQH PDSSLQJGL ULVRUVH GL FDOFROR
&21&255(17,
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Universita’ di Bologna
Stili di Descrizione Hardware
‡ 5HJLVWHU7UDQVIHU/HYHO
‡ *DWH/HYHO
7HFKQRORJ\'HSHQGDQFH
‡ %(+$9,25$/
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Universita’ di Bologna
VHDL: Applicazioni
6,08/$=,21(/2*,&$
6<67(0352727<3,1*
6,17(6,/2*,&$
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Universita’ di Bologna
Flusso di progetto circuiti digitali (anni 80/90)
'HILQL]LRQH$OJRULWPLFDOLQJXDJJLR&\ [
6FKHPDWLF(QWU\
&XVWRP/D\RXWSODFHURXWH
3DUDVLWLFH[WUDFWLRQ%DFNDQQRWDWLRQ
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Universita’ di Bologna
Il Design Productivity Gap
/RVYLOXSSRGHOODWHFQRORJLDRIIUHXQDTXDQWLWD¶GLULVRUVHGL
&DOFRORFKHVXSHUDODFDSDFLWD¶GHOSURJHWWLVWDGLXWLOL]]DUOH
1DVFHLO6\VWHPRQFKLS
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Universita’ di Bologna
Tecnologia Standard Cells
/D6LQWHVL/RJLFD HVHJXHXQ³PDSSLQJ´GHOODIXQ]LRQDOLWD¶GHVFULWWDGD
8QPRGHOOR9+'/%HKDYLRUDOR5HJLVWHU7UDQVIHU/HYHOLQXQPRGHOOR
*DWHOHYHOEDVDWRVXXQDOLEUHULDGLFHOOHHOHPHQWDULSUHGHILQLWH
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Universita’ di Bologna
Flusso di Sviluppo di circuiti digitali : FRONT END
'HILQL]LRQH$OJRULWPLFDOLQJXDJJLR&T DEF
'HVFUL]LRQH9+'/GHOFLUFXLWRT DDQGERUF
6LPXOD]LRQH)XQ]LRQDOH
6LQWHVL/RJLFD
6LPXOD]LRQH3RVW6LQWHVL
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Universita’ di Bologna
Flusso di Sviluppo di circuiti digitali: BACK END
)ORRUSODQQLQJ
3ODFH5RXWH
3DUDVLWLFH[WUDFWLRQEDFNDQQRWDWLRQ
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Dispositivi FPGA
)3*$ )LHOG3URJUDPPDEOH*DWH$UUD\
3URJUDPPDEOH/RJLF'HYLFH
/D6LQWHVL/RJLFD HVHJXHXQ³PDSSLQJ´GHOODIXQ]LRQDOLWD¶GHVFULWWDGD
8QPRGHOOR9+'/%HKDYLRUDOR5HJLVWHU7UDQVIHU/HYHOLQXQPRGHOOR
*DWHOHYHOEDVDWRVXLEORFFKLGLFDOFRORHOHPHQWDULRIIHUWLGDOOD)3*$
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Universita’ di Bologna
Sviluppo di circuiti digitalisu FPGA : FRONT END
'HILQL]LRQH$OJRULWPLFDOLQJXDJJLR&T DEF
'HVFUL]LRQH9+'/GHOFLUFXLWRT DDQGERUF
6LPXOD]LRQH)XQ]LRQDOH
6LQWHVL/RJLFD
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Sviluppo di circuiti digitali su FPGA: BACK END
3ODFH5RXWH
3RVWURXWHVLPXODWLRQ
)3*$GHYLFH3URJUDPPLQJ
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R EGOL E di Scrittura di VHDL rivolto a sintesi logica
&RGLFH 57/ULJRURVDVHSDUD]LRQHWUDORJLFD&RPELQDWRULD
VLQWHWL]]DELOHHORJLFDVHTXHQ]LDOH
3URFHVVR6HTXHQ]LDOH
3URFHVVFONUHVHW
%HJLQ
LIUHVHW µ¶WKHQT µ¶
HOVHLIFON¶HYHQWDQGFON µ¶WKHQT G
(QGSURFHVV
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R EGOL E di Scrittura di VHDL rivolto a sintesi logica
3URFHVVLFRPELQDWRUL7XWWL ,VHJQDOLXWLOL]]DWLFRPHLQJUHVVLGHYRQR
DSSDULUHQHOOD VHQVLWLYLW\OLVW
9+'/(UUDWR
3URFHVVD
%HJLQ
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3URFHVVD
%HJLQ
& IDE
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R EGOL E di Scrittura di VHDL rivolto a sintesi logica
6FHOWH FRQGL]LRQDWH0XOWLSOH[HUV,QRJQLFDVRLQFXL
HVSOLFLWDPHQWHRLPSOLFLWDPHQWHO¶DVVHJQDPHQWRGLXQVHJQDOHH¶
FRQGL]LRQDWRDGXQVHOHWWRUHH¶QHFHVVDULRFRSULUHFRQYDORULOHJDOLGHO
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9+'/(UUDWR
LIVHO ³´WKHQ\ LQ
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LIVHO ³´WKHQ\ LQ
HOVLIVHO ³´WKHQ\ LQ
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R EGOL E di Scrittura di VHDL rivolto a sintesi logica
7LSLGL VHJQDOH H%XV:LGWK3(6$7(8QLQWHURH¶LQWHVRFRPH
QXPHURDULWPHWLFRDELWLOFKHSXR¶SRUWDUHDULGRQGDQ]DQHOOD
PDSSDWXUD KDUGZDUH(¶FRQYHQLHQWHXVDUHGDWDW\SHVGLQDWXUD³),6,&$´
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LQVWDQ]LDWR
9+'/QRQRWWLPL]]DWR
9+'/RWWLPL]]DWR
VLJQDODEFLQWHJHU
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& DE
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& DE
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R EGOL E di Scrittura di VHDL rivolto a sintesi logica
8VR PRGHUDWRGL JHQHULF)258QORRSVRIWZDUHFRPSRUWDOD
HVHFX]LRQHULSHWXWDGHOODVWHVVD5RXWLQH/DHODERUD]LRQHKDUGZDUHH¶
&RQFRUUHQWHTXLQGLXQFLFORFDXVDODLVWDQ]LD]LRQHULSHWXWDGLORJLFD
3RUWDQGRDGXQIRUWHXWLOL]]RGLULVRUVH
6LJQDOELQWHJHU
6LJQDODDUUD\RWRRILQWHJHU
DGGHUDELW
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OF
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(QGJHQHUDWH
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R EGOL E di Scrittura di VHDL rivolto a sintesi logica
1RQH¶SRVVLELOHXWLOL]]DUHFRVWUXWWLSHUORVFKHGXOLQJGHOOD
VLPXOD]LRQH,OFRQWUROOR³WHPSRUDOH´GHOODVLPXOD]LRQHH¶GHWHUPLQDWD
GDOODDQDOLVLGHLULWDUGL7LPLQJDQDO\VLVHVWUDWWLGDOOD VLQWHVLGDO OD\RXWR
GDO URXWLQJVX )3*$
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R EGOL E di Scrittura di VHDL rivolto a sintesi logica
1RQH¶SRVVLELOHDYHUHGLYHUVLSURFHVVL FKHLQVLVWDQRVXOORVWHVVR
VHJQDOH RDXWRDVVHJQDPHQWLGLVHJQDOHFLR¶SRUWHUHEEHDFRUWRFLUFXLWR
HOHWWULFR
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0DFFKLQHDVWDWLILQLWL 6LGHILQLVFH)60XQSURFHVVRQRQ
FRPELQDWRULR LQFXLO¶XVFLWDGLSHQGHGDOODHYROX]LRQHWHPSRUDOH GHL
VHJQDOLGLLQJUHVVR
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R EGOL E di Scrittura di VHDL rivolto a sintesi logica
3URFHVVFON
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