Relazione sui Convertitori Sigma-Delta

Introduzione
L’esperienza riguarda i convertitori Delta-Sigma, che fanno parte della categoria dei convertitori
sovracampionati. Questo significa che la frequenza di campionamento (fS) è molto più elevata rispetto a
quella che sarebbe imposta del teorema di Shannon (in base al quale fS dovrebbe essere doppia rispetto alla
banda del segnale(fB), per non avere perdita di informazione). Il rapporto fS/2fB=OSR, è definito come
oversampling ratio. L’aspetto positivo del sovracampionamento sta nel fatto che solo una frazione pari a
2fB/fS della potenza del rumore di quantizzazione giace nella banda del segnale, e quella che resta al di fuori
può essere eliminata grazie all’introduzione di un filtro.
Per la prima e la seconda parte, si considera un convertitore Delta-Sigma caratterizzato da:
I)
frequenza di campionamento pari a 80 MHz;
(significa che in linea teorica sarebbe possibile convertire un segnale con frequenza fino a 40 Mhz).
II)
numero di punti in cui si valuta la FFTpari a n= 2^16;
(la FFT è utile per valutare il signal to noise ratio1 e lo spurious free dynamic range2; per questa
stima però, è necessario che il rumore di quantizzazione appaia come bianco, il che non è del tutto
vero per un convertitore Delta-Sigma).
III)
OSR pari a 16;
IV)
dinamica del segnale in ingresso pari a 0.1V (che significa 0.2V picco picco).
V)
frequenza del segnale in ingresso pari a 499 kHz;
(si può notare che questa frequenza è molto più piccola rispetto alla frequenza di campionamento
-come deve essere per avere sovracampionamento-).
♦
Prima parte: convertitore Delta-Sigma del secondo ordine 1.5 bit
La simulazione avviene con l’ausilio di Simulink (Matlab), in cui si settano i parametri dei blocchi presenti
nello schema di figura 1, con i valori indicati nel paragrafo precedente.
Fig.1: Schematico di un convertitore Delta-Sigma del secondo ordine (1.5 bit)
1
SNDR: è il rapporto tra la potenza del segnale ed il rumore totale –prodotto dalla quantizzazione e dal circuito stesso.
SFDR: è il rapporto tra il valore quadratico medio del segnale ed il valore quadratico medio della componente spettrale
spuria più alta; SFDR è influenzato da tutte le possibili fonti di distorsione indipendentemente dalla loro origine.
2
1
I risultati della simulazione vengono plottati su due grafici, che indicano rispettivamente lo spettro3 nella
banda di frequenze da 0 a 40 MHz (la frequenza di campionamento è 80 MHz, e si considera lo spettro
monolatero), e nella banda di interesse per il segnale. Tale banda si ricava dalla definizione di oversampling
ratio e risulta pari a 2.5 MHz, come mostrato di seguito:
OSR =
Fos
2 FB
⇒ FB =
Fos
80 MHz
=
= 2.5MHz
2OSR
2 ⋅16
(1)
Fig.2: Risultati della simulazione per dinamica di ingresso pari a 0.1V
Analizzando questi grafici, si nota immediatamente lo shaping del rumore, dovuto alla presenza di due zeri
della funzione di trasferimento in z=1 ( che corrisponde alla presenza di due zeri a frequenza nulla), tipico
dei convertitori Delta-Sigma.
Si osserva inoltre, che nella banda di Nyquist il rumore di quantizzazione è “concentrato” attorno a –50dB,
mentre risulta vicino a –100dB nella banda sovracampionata, il che è estremamente positivo.
Si può riflettere sul fatto che sovracampionando si ottiene un flusso digitale a 80 MHz; in generale, il
processo di sovracampionamento è seguito da una decimazione; ci si può chiedere cosa succede inserendo
prima dei blocchi DAC un decimatore. Un convertitore a 1.5 bit ha associati 3 livelli , che vengono comunque
rappresentati su 2 bit; questo significa che il filo che entra nel blocco DAC, porta in giro 2 bit. Inserire un
decimatore vuol dire inserire un filtro digitale che applica una funzione di trasferimento e decima, cioè
raggruppa i 2 bit in parole più lunghe e ne prende una ogni fattore di decimazione. La funzione di
trasferimento del filtro è passa basso, quindi elimina il rumore ad alta frequenza e permette di ottenere una
sinusoide precisa (a fronte di un ingresso sinusoidale), in cui tutto il rumore ad alta frequenza è stato
rimosso. Quindi con il noise shaping si rimuove il rumore a bassa frequenza, e poi, con la decimazione,
quello ad alta frequenza.
3
Spettro del segnale, che corrisponde allo “spillo” più alto, e del rumore
2
A questo punto, per un’analisi un po’ più approfondita, è possibile considerare come varia il comportamento
del convertitore Delta-Sigma in figura 1, al variare della dinamica in ingresso.
Per valutare l’andamento del segnale sui nodi interni, si inseriscono due blocchi di scope all’uscita degli
integratori.
Non vengono riportati i grafici che indicano i risultati delle varie simulazioni, ma ci si limita ad esplicitare
l’informazione fondamentale che da essi si può dedurre, e cioè che SNDR varia al variare della dinamica di
ingresso con l’andamento riportato in figura 3.
60
49,1
50
46,5
40
dB
49
40,6
30
26,1
20
10
7,83
0
0,0
0,1
0,2
0,3
0,4
0,5
0,6
0,7
V
Fig.3: SNDR al variare della dinamica di ingresso
Alla fine di ogni simulazione è possibile osservare quanto riportato dagli scope. L’ampiezza dei segnali sui
nodi interni, ovviamente, aumenta all’aumentare della dinamica di ingresso; ad un certo punto (in questo
caso quando la dinamica di ingresso supera 0,4 V), si raggiunge la saturazione ed in corrispondenza si
riscontra una riduzione molto consistente del rapporto segnale rumore.
A variazioni di SNDR corrispondono variazioni di SFDR, che è un indicatore della distanza tra l’armonica
fondamentale ed il tono più elevato tra gli altri. Si osserva che cresce e poi decresce parallelamente a SNDR.
Quindi, il convertitore a 1.5 bit, non permette di avere una dinamica in ingresso molto elevata: già quando si
superano 0.4 V, la dinamica supera quella del quantizzatore, causando un aumento consistente dell’errore di
quantizzazione. Sostanzialmente quello che succede è che se i nodi sono carichi di errore di quantizzazione,
resta poco spazio per il segnale. I nodi più critici da questo punto di vista sono quelli che seguono gli
amplificatori; poiché nel circuito simulato il primo amplificatore ha guadagno ½ e di fatto attenua, è il
secondo amplificatore (che guadagna 2), ad essere critico. Un’idea per ridurre le problematiche dovute
all’eccessiva dinamica, potrebbe essere quella di ridurre il guadagno del secondo amplificatore, in modo da
abbassare la dinamica del nodo che lo segue; in questo modo l’errore di quantizzazione viene sempre
integrato, ma moltiplicato per un guadagno più piccolo. Bisogna notare che una variazione dei coefficienti
non influisce sulla stabilità del sistema, perché il sistema è del secondo ordine e quindi certamente stabile.
E’ possibile valutare quali cambiamenti porta la riduzione del guadagno del secondo amplificatore,
realizzando delle simulazioni. Sostanzialmente si osserva che riducendo il guadagno del secondo stadio di
amplificazione da 2 a 1.5 a 1 a 0.5, il rapporto segnale rumore con una dinamica di ingresso di 0.5 V, non
varia di molto (raggiunge al massimo i 26.3dB).
Il punto è che i coefficienti ½ e 2 avevano lo scopo di garantire che la funzione di trasferimento del segnale
fosse unitaria e che l’errore di quantizzazione subisse il miglior shaping possibile: infatti, poiché gli zeri della
funzione di trasferimento del rumore sono nell’origine (frequenza nulla o, in modo del tutto equivalente, in
z=1), la potenza di rumore fuori banda aumenta, ed il rumore subisce la migliore formatura possibile.
Una variazione dei coefficienti causa uno spostamento degli zeri, che non sono più coincidenti e in z=1
(frequenza nulla), ma potrebbero separarsi restando sul cerchio di raggio unitario (nel piano z), o collocarsi
3
all’interno del cerchio stesso. In questo modo le prestazioni del convertitore risultano deteriorate. Infatti, per
un convertitore Delta-Sigma del secondo ordine, ogni raddoppio del fattore di sovracampionamento, porta
15dB di guadagno solo se gli zeri della funzione di trasferimento coincidono con z=1; spostare gli zeri
significa portare meno rumore fuori banda e quindi ridurre il rapporto segnale- rumore in banda, riducendo
l’efficienza del convertitore. Sostanzialmente spostando gli zeri si riduce il guadagno di 15 dB a 10 dB circa.
Nonostante questo, il convertitore Delta-Sigma del secondo ordine a 1.5 bit è molto utilizzato, perché ha la
proprietà di essere intrinsecamente lineare.
Si consideri un convertitore a capacità commutate, in grado di discriminare tra N livelli digitali. N livelli vuol
dire N capacità, che devono essere pilotate. Se queste capacità sono esattamente uguali, il convertitore
digitale-analogico è lineare. In realtà qualche piccolo mismatch c’è sempre e quindi, per quanto le capacità
considerate possano essere simili, non saranno mai esattamente uguali e questo introduce delle non linearità
che causano distorsioni. Un quantizzatore a 1.5 bit permette di discriminare tra 3 livelli usando solo due
capacità. Quindi ci può essere un errore di guadagno, ma mai non linearità.
Fino a questo momento si sono considerati convertitori ADC e DAC ideali, cioè privi di errori sulle soglie. E’
evidente che comunque nella realtà non è possibile realizzare convertitori ideali; è quindi interessante
valutare qual è l’impatto di eventuali errori sulle prestazioni del Delta-Sigma.
Si omettono i risultati numerici delle simulazioni, per concentrarsi maggiormente sulle informazioni che tali
risultati forniscono. In primo luogo, un errore sulle soglie di ADC, risulta poco rilevante, (si passa da 49 a 46
dB) in quanto tale errore viene comunque formato del secondo ordine; è bene notare che queste
considerazioni valgono anche per errori del 20÷30%, che sono molto elevati.
Allo stesso modo non sono particolarmente rilevanti errori simmetrici sui due DAC, proprio per la loro
simmetria, purchè si considerino errori di non più del 10%; se tale simmetria viene meno, le cose cambiano
notevolmente. Questo vale soprattutto qualora l’errore sia presente sul convertitore più a sinistra. Il rumore
introdotto da questo convertitore, infatti, non subisce alcuna formatura e risulta essere bianco. Quindi,
poichè l’errore è iniettato nello stesso punto in cui entra il segnale e la funzione di trasferimento del segnale
è unitaria (per il fatto che i guadagni inseriti sono 0.5 e 2), anche la funzione di trasferimento di questo
errore ha modulo unitario, quindi l’errore sul DAC più a sinistra viene riportato in uscita tale e quale a come
si presenta in ingresso, semplicemente ritardato. Di conseguenza, tale errore distrugge la linearità del
sistema. Non c’è da stupirsi se dalle simulazioni risulta un crollo di SNDR (infatti risulta SNDR=28dBricordando che nel caso ideale SNDR=49dB). Meno grave l’impatto sulle prestazioni del Sigma-Delta, nel
caso in cui un errore asimmetrico sia presente sul DAC più a destra; infatti in questo caso l’uscita di questo
DAC subisce uno shaping, seppure del primo ordine; effettivamente SNDR risulta leggermente degradato
(SNDR=42dB).
۟
Conclusioni:
Dall’esperienza di laboratorio svolta emergono i vantaggi e gli svantaggi del convertitore Delta-Sigma del
secondo ordine ad 1.5 bit:
Vantaggi:
- Se realizzato fully differential è intrinsecamente lineare
- E’ semplice da realizzare (anche dal punto di vista hardware non richiede un numero di componenti
elevato, e quindi occupa poca area e dissipa poca potenza)
Svantaggi:
- Dinamica in ingresso ridotta per un funzionamento corretto
۟
Nota: se si considera il Delta-Sigma a 1.5 bit fully differential, questo è sempre lineare, infatti si generano errori
simmetrici che non danno alcun problema di distorsione armonica.
4
♦
Seconda parte: convertitore Delta-Sigma del secondo ordine multibit
La simulazione viene realizzata su un circuito che apparentemente non è molto diverso dal precedente:
Fig.4: Schematico del convertitore Delta-Sigma multibit
Questa struttura permette di aumentare la dinamica in ingresso, inserendo convertitori ADC e DAC multibit.
Per la simulazione, si considerano convertitori a 4 bit. E’ bene sottolineare che avere convertitori a 4 bit,
significa poter discriminare tra 16 differenti livelli, quindi significa avere 16 comparatori: in altri termini,
l’hardware è più complesso e più costoso.
Aumentando il numero di bit, a parità di tutti gli altri parametri, ci si aspetta un incremento di SNDR di circa
15dB; infatti:
 π 2L 
 + 3(2L + 1) log (OSR )
2
 2L + 1 


SDNR = 6N + 1.76 − 10 log10 
(2)
dove N è il numero di bit dei convertitori, L è l’ordine del Delta-Sigma e OSR è il rapporto di
sovracampionamento. Rispetto alla prima esperienza, N è l’unico elemento che è cambiato ed è passato da
1.5 a 4; di conseguenza nel Delta-Sigma a 1.5 bit il primo termine che dà contributo a SNDR vale 9, mentre
nel multibit a 4 bit vale 24, per questo motivo ci si aspetta un incremento di circa 15dB (24-9= 15).
Di fatto, eseguendo una simulazione in cui la dinamica del segnale in ingresso è 0.1 V, ed i guadagni degli
amplificatori sono rispettivamente 0.5 e 2, si ottiene un SNDR pari a 52.9dB. Con gli stessi valori dei
parametri, il Delta-Sigma a 1.5 bit dà un SNR pari a 40dB. Quindi il miglioramento è di circa 13dB, che
comunque non è molto lontano dal risultato teorico atteso.
Di seguito sono riportati i grafici che indicano rispettivamente lo spettro (segnale e rumore) nella banda di
frequenze da 0 a 40 MHz (spettro monolatero che deriva dalla frequenza di Nyquist), e nella banda da 0 a
2.5 MHz (che deriva dal sovracampionamento); la dinamica in ingresso è pari a 0.1V e gli altri parametri
sono settati come indicato a pag.1.
5
Fig.5: Risultati della simulazione per dinamica di ingresso pari a 0.1V
Realizzando la stessa simulazione per valori di dinamica in ingresso crescenti, si osserva che la struttura
multibit accetta una dinamica di segnale in ingresso maggiore rispetto alla dinamica accettabile da un DeltaSigma a 1.5 bit (a parità di tutti gli altri parametri); infatti si riscontrano problemi di saturazione sui nodi
interni, per una dinamica che supera gli 0.9 V. I risultati delle simulazioni, che riportano l’andamento del
rapporto segnale rumore al crescere della dinamica in ingresso al convertitore, sono riportati in figura 6:
75
65,1
65
dB
72,7
69,8
70
66,7
62,8
60
69,2
71,2
59,1
55
50,7
52,9
50
45
40
0
0,1
0,2
0,3
0,4
0,5
0,6
0,7
0,8
0,9
1
1,1
V
Fig.6: SNDR al variare della dinamica del segnale in ingresso
Risulta evidente come il rapporto segnale rumore continui a crescere a fronte di una dinamica di ingresso
crescente, fino a valori di quest’ultima che arrivano a circa 0.9 V, valore circa doppio rispetto alla dinamica in
ingresso accettabile per un Delta-Sigma a 1.5 bit.
A questo punto è possibile provare a vedere cosa succede variando il numero di bit dei convertitori; ci si
aspetta che aumentando il numero di bit il rapporto segnale rumore aumenti, coerentemente con quanto
6
espresso dalla (2); questo si giustifica considerando che l’errore di quantizzazione diminuisce, perché
diminuisce l’intervallo tra un livello ed il successivo – o precedente -. Allo stesso tempo, un incremento del
numero di bit porta ad una complessità hardware più elevata, che è sinonimo di maggiore occupazione di
area e maggiore dissipazione di potenza. Ad esempio, portando il numero di bit da 4 a 5 (che equivale a
raddoppiare il numero dei livelli di quantizzazione), si ottiene SNDR= 78.4dB a fronte di una dinamica in
ingresso di 0.9 V; questo è esattamente quello che ci si può aspettare, in quanto la teoria dice che ogni bit
porta ad un incremento di SNDR di 6dB. Di conseguenza ci si aspetta che portando il numero di bit a 3, a
fronte della medesima dinamica di ingresso, SNDR sia circa 65dB; simulando, si ottiene SNDR pari a 64.1 dB.
Quindi effettivamente le cose vanno come si può prevedere in teoria.
A questo punto è possibile considerare le non idealità dei convertitori; la dinamica di ingresso è fissata a
0.9V per tutte le simulazioni successive, a meno che non sia esplicitamente indicata; si considerano innanzi
tutto gli errori sulle soglie di ADC. Come già osservato per il Delta-Sigma a 1.5 bit, un errore sulle soglie di
ADC non risulta molto rilevante ai fini della valutazione di SNDR del convertitore; infatti, se si considera ADC
isolato4, il rumore di quantizzazione non è proprio un rumore bianco, in quanto compaiono toni legati al
segnale in ingresso; introducendo questo ADC nella struttura Delta-Sigma che si sta studiando, si osserva
che nel Delta-Sigma l’errore viene formato del secondo ordine ed il rumore presente a bassa frequenza viene
schiacciato: l’attenuazione si ha sul fondo di rumore e sui toni introdotti dal quantizzatore stesso. Quindi è
vero che si perde qualche dB perché la potenza di rumore aumenta, ma è anche vero che il rumore
aggiuntivo viene formato e di conseguenza in banda si continua a vedere lo stesso notch. Infatti SNDR in
presenza di un errore del 20% sulle soglie di ADC è pari a circa 66dB. Sostanzialmente il Delta-Sigma è
caratterizzato da un’immunità abbastanza elevata agli errori sulle soglie perché l’ingresso non è una
sinusoide pulita; infatti la retroazione porta a sommare all’ingresso del rumore (che si suppone bianco), e gli
errori introdotti influiscono sulla sinusoide e su questo rumore, che sbianca l’errore del quantizzatore.
A questo punto si possono considerare gli errori che riguardano i DAC; un DAC affetto da errore può essere
pensato come un DAC ideale alla cui uscita è sommato un errore, che poi viene sommato al segnale. E’
importante sottolineare che l’errore è iniettato nello stesso punto in cui entra il segnale, e quindi, poiché la
funzione di trasferimento del segnale è unitaria (per il fatto che i guadagni inseriti sono 0.5 e 2), anche la
funzione di trasferimento di questo errore ha modulo unitario; per questo motivo l’errore sui DAC viene
riportato in uscita tale e quale a come si presenta in ingresso, semplicemente ritardato. Di conseguenza,
tale errore distrugge la linearità del sistema. Ci si aspetta quindi un crollo dei SNDR dalle simulazioni.
Simulando con un errore dell’1% sul DAC più a sinistra (DAC1), si ottiene quanto riportato in figura 7:
4
Si osserva che SNDR= 49.1 dB nella banda di Nyquist, mentre SNDR= 61.4 dB nella banda sovracampionata; questo
risultato è quasi perfettamente coincidente con la teoria: infatti, OSR= 16 e ogni raddoppio di OSR porta teoricamente
ad un incremento di SNDR di 3 dB. In questo caso l’incremento totale dovrebbe essere di 12 dB ed è di 12.3 dB.
7
Fig. 7: Risultati della simulazione con errore su DAC1
Il grafico relativo alla banda sovracampionata evidenzia la presenza di tre toni a 1, 1.5 e 2 MHz: l’errore
introdotto dal DAC1 passa inalterato all’interno del Delta-Sigma e la formatura del rumore è quella tipica di
Delta-Sigma del secondo ordine, in cui però il notch è riempito proprio dal rumore aggiuntivo a spettro
piatto. E’ bene sottolineare che nei circuiti reali gli errori sono di circa 0.1÷0.5%; un errore dell’1% è di fatto
elevato.
In breve si può affermare quindi che le non idealità del convertitore A/D, subiscono una formatura del
secondo ordine, come il rumore di quantizzazione e quindi vengono fortemente attenuate in banda. Le non
idealità del convertitore DAC1 non subiscono alcuna formatura; ci si aspetta allora che inserendo non idealità
sul convertitore D/A più a destra, queste subiscano una formatura del primo ordine. Dalle simulazioni infatti
si ottiene SNDR=70dB a fronte di un errore dell’1% sul DAC in questione: la discesa del rumore a bassa
frequenza è meno ripida di quella che si avrebbe nel caso ideale, e le armoniche superiori sono ancora
presenti, ma risultano attenuate perché hanno subito uno shaping del primo ordine.
Il problema degli errori sui DAC è dovuto al fatto che questi errori sono correlati con il segnale; per risolvere
il problema bisogna cercare di eliminare questa correlazione. In breve, questi errori hanno ripetitività nel
tempo legata alla periodicità dell’ingresso, che causa la distorsione armonica. Si può allora introdurre uno
scrambler, che permette di usare le capacità interne ai DAC in modo casuale; questo rende il sistema lineare,
ma riduce drasticamente SNDR; grazie allo scrambler, l’errore del DAC non è più tonale, ma è bianco a meno
del tono corrispondente alla frequenza del segnale in ingresso. Tale errore causa comunque una riduzione
inaccettabile di SNDR (si arriva a circa 6dB!), alla quale si può ovviare utilizzando uno scrambler che forma il
rumore del primo ordine (così quello sul DAC più a destra è formato del primo ordine e quello su DAC1 del
secondo ordine). In questo modo l’errore dei DAC ha comportamento meno tonale ed ha una
pseudoformatura del primo ordine. Queste considerazioni trovano riscontro nei risultati delle simulazioni; in
primo luogo si considera un errore dell'1% su DAC1, che porta ad avere SNDR=72.2dB, come mostrato in
figura 8:
8
Fig. 8: Risultati della simulazione simulazione con errore su DAC1 e scrambler che forma del primo ordine
Da questi grafici risulta effettivamente una formatura del rumore, che, come detto, è del primo ordine (meno
accentuata di quella che si avrebbe nel caso ideale).
Considerando invece errori su entrambi i DAC dell’1% e su ADC del 20%, si osserva che comunque SNDR
resta elevato e pari a 68.4 dB ( nel caso ideale si avrebbe, a parità di dinamica in ingresso, SNDR= 72.7dB).
Conclusioni:
Dall’esperienza di laboratorio svolta emergono i vantaggi e gli svantaggi del convertitore Delta-Sigma del
secondo ordine multibit:
Vantaggi:
- Funziona correttamente anche con dinamica in ingresso elevata (fino a circa 0.9 V)
Svantaggi:
- E’ affetto da distorsione causata dagli errori sui DAC, che però può essere eliminata inserendo uno
scrambler (che però deve anche formare del primo ordine, altrimenti crolla SNDR)
- E’ più complesso da realizzare ( occupa una quantità di area elevata e dissipa una quantità più
consistente di potenza)
9
♦
Terza parte: esercizio
Con i vari blocchi di Simulink introdotti, realizzare un convertitore A/D in banda con le
seguenti specifiche:
Tipo: Delta-Sigma del secondo ordine (L=2);
SNDR≥96dB;
SFDR≥115dB;
Banda: 22kHz;
Tutti i parametri non specificati sono a discrezione dello studente.
Un primo approccio realizzativo, è il progetto di un convertitore multibit. I parametri non specificati, vengono
scelti nel modo seguente:
- N=4: numero di bit dei quantizzatori;
- fin=5kHz: frequenza del segnale di ingresso; in questo modo nella banda fB=22kHz sono presenti anche
alcune armoniche superiori del segnale;
- dinamica del segnale in ingresso = 0.9V;
A questo punto si valuta quale può essere un valore ragionevole per OSR da:
 π 2L 
 + 3(2L + 1) log (OSR )
2
 2L + 1 


SDNR = 6N + 1.76 − 10 log10 
(2)
dove:
SNDR= 96dB;
N=4;
L=2;
Si ricava OSR= 2 5.54; la scelta ricade su OSR= 2 6=64.
Si calcola la frequenza di sovracampionamento: f S = 2 ⋅ OSR ⋅ f B = 2 ⋅ 64 ⋅ 22kHz = 2.816MHz .
A questo punto resta da scegliere solo nfft, cioè il numero di punti su cui si desidera che sia calcolata la FFT
nella banda di Nyquist. Fondamentalmente, quello che più interessa, è il comportamento del segnale nella
banda sovracampionata; se si sovracampiona di 2 6, si ottiene che di fatto nfft nella banda di interesse, viene
ridotto di un fattore 64, e quindi può succedere più facilmente, che nei risultati della simulazione non siano
presenti armoniche che nella realtà ci sarebbero. Per questo motivo si sceglie nfft=218, in modo che nella
banda di interesse i punti su cui viene calcolata FFT siano 212.
Simulando lo schema a blocchi di figura 4, senza tenere conto degli errori possibili su ADC e sui DAC, si
ottiene SNDR= 102dB, SFDR= 120dB; a questo punto, poiché i risultati di questa simulazione soddisfano le
specifiche, si inseriscono gli errori sui DAC e su ADC. Prima però si può notare che il risultato è coerente con
quanto ci si aspetta in teoria: inserendo nella (2) N=4 e OSR= 64, ci si aspetta SNDR tra 102 e 103dB, come
effettivamente risulta dalla simulazione. Si considera un errore pari a 0.3% per i DAC e un errore del 5% su
ADC. Precedentemente si è visto che inserire uno scrambler che forma anche il rumore del primo ordine,
permette di ottenere SNDR e SFDR non troppo diversi da quelli che si avrebbero in assenza di errori. Quindi
si inserisce direttamente questo blocco. Dalle simulazioni risulta quanti riportato in figura 9:
10
Fig. 9: Risultati della simulazione per un multibit con OSR=64
Si osserva che SNDR è ampiamente in specifica (addirittura forse si può dire che è eccessivo), e che SFDR
rispetta la specifica in modo piuttosto preciso. E’ bene notare che realizzando varie simulazioni dello stesso
schema a blocchi con i medesimi parametri, si ottengono valori di SFDR piuttosto variabili, il che è dovuto al
fatto che il simulatore stesso introduce errori casuali ad ogni simulazione.
Un secondo tentativo, porta al progetto di un Delta-Sigma a 1.5bit; questa volta si è scelta una dinamica di
ingresso più limitata, in quanto l’esperienza di laboratorio precedente suggerisce che un Delta-Sigma a 1.5
bit ha proprio come difetto quello di funzionare correttamente solo per dinamica di ingresso non troppo
elevata; in questo caso la scelta ricade su 0.4V.
 π 2L 
 + 3(2L + 1) log (OSR )
2
 2L + 1 


SDNR = 6N + 1.76 − 10 log10 
(2)
dove:
SNDR= 96dB;
N=1.5;
L=2;
Si ricava OSR= 2 6.54; la scelta ricade su OSR= 2 7=128.
Si calcola la frequenza di sovracampionamento: f S = 2 ⋅ OSR ⋅ f B = 2 ⋅ 128 ⋅ 22kHz = 5.632MHz .
nfft viene scelto ancora pari a 218, come già giustificato in precedenza.
Inizialmente si considera il caso ideale, in cui ADC ed i DAC sono privi di errori; in questo caso si ottiene
SNDR pari a circa 90dB e SFDR pari a circa 100dB, che risultano fuori specifica. Questi risultati sono
incoerenti con quanto ci si aspetta in teoria, in quanto sostituendo N=1.5 e OSR=128 nella (2), si dovrebbe
ottenere SNDR compreso tra 102 e 103dB.
Un modo per aumentare SNDR senza variare il numero di bit dei convertitori, è aumentare OSR e portarlo a
256(conseguentemente anche fS risulta raddoppiata). In questo modo ci sia spetta un incremento di SNDR di
circa 15dB (che si ricava sempre dalla (2)). Di fatto le simulazioni portano ad un SNDR di circa 107dB
11
(coerente con la teoria) e SFDR di circa 117dB. A questo punto si considerano errori simmetrici sui DAC
(±0.3%) , in quanto si è visto che errori asimmetrici portano ad una riduzione tale di SNDR da rendere
impossibile il soddisfacimento delle specifiche richieste; si considerano inoltre errori su ADC del 15%.
Simulando si ottiene il grafico in figura 10:
Fig. 10: Risultati della simulazione per un 1.5 bit con OSR=256
Quindi un Delta-Sigma che soddisfa le specifiche, può essere realizzato sia multibit (4 bit), sia a 1.5 bit,
ovviamente la scelta dell’uno o dell’altro deve essere fatta pesando quelli che sono i pregi ed i difetti delle
strutture. Ad esempio, se si desidera che il convertitore funzioni correttamente con dinamica di ingresso
piuttosto elevata (ad esempio pari a 0.9V), bisogna optare per il Delta-Sigma multibit, mentre se il problema
centrale è l’occupazione di area, è preferibile il Delta-Sigma a 1.5 bit.
12