Fondamenti e Richiami di Statistica per Le Misure

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Dispense di Misure per L’Automazione
Capitolo 5: Sistemi Automatici di Misura ed Acquisizione Dati
5. Sistemi Automatici di Misura ed Acquisizione
Dati
5. Sistemi Automatici di Misura ed Acquisizione Dati ............................................ 98
5.1.
Introduzione ............................................................................................... 98
5.2.
Un Breve Sguardo al Sistema Generale ................................................. 100
5.3.
Gli Interruttori Analogici (MUX)................................................................. 100
5.4.
Sample and Hold...................................................................................... 102
5.5.
Gli Amplificatori per Strumentazione ........................................................ 105
5.6.
Circuiti raziometrici: amplificatore a ponte................................................ 107
5.7.
I Convertitori Analogico/Digitali (A/D) ....................................................... 111
5.7.1.
Caratteristiche Generali .................................................................... 111
5.7.2.
Famiglie di Convertitori ..................................................................... 117
5.8.
Schede DAQ ............................................................................................ 129
5.8.1.
Connessione di ingressi analogici ..................................................... 132
5.9.
Standard di Comunicazione per L’Interfacciamento dei Componenti dei
Sistemi di Misura Automatici................................................................................... 134
5.9.1.
Interfaccia Seriale RS232 ................................................................. 135
5.9.2.
I Sistemi Automatici di Misura: il Protocollo IEEE 488....................... 138
5.9.3.
Sistemi di controllo e di misura distribuiti .......................................... 145
5.1. Introduzione
I sistemi automatici di misura prevedono che la supervisione della misura sia affidata
ad un unità logica intelligente, quindi l’intervento dell’operatore umano si ha soltanto
in fase di progettazione e di realizzazione della catena di misura. La misurazione
avviene im maniera automatica, con tutti i vantaggi che ne conseguono, possibilità di
provvedere ad un elevato numero di ripetizioni, flessibilità, velocità, affidabilità ....
Un sistema automatico di misura può essere realizzato essenzialmentre seguendo
due approcci diversi:
- utilizzare una serie di strumenti dedicati ed affidare all’unità intelligente (ex.
PC) soltanto il compito di gestione degli stessi e di raccolta dei risultati (ed
eventualmente semplici compiti di post elaborazione).
In questo caso i componenti del sistema sono tipicamente:
Strumenti dedidcati
Interfacce standard (GPIB, RS232,...)
Software di gestione delle interfacce
Software di gestione degli strumenti
Ada Fort e Marco Mugnaini anno 2002/2003
98
-
utilizzare un sistema di acquisizione dati general-purpose in grado di
campionare una serie di segnali e da essi ricavare attraverso elaborazioni
affidate all’unità intelligente i parametri oggetto della misura.
In questo caso i componenti del sistema sono:
sistema di condizionamento e schede di acquisizione che contengono
interfacce standard
software di gestione delle interfacce
software di elaborazione e visualizzazione dati.
Nel secondo caso all’unità intelligente vengono forniti dati grezzi che devono essere
elaborati per ottenere la misura vera e propria, nel primo caso invece al PC vengono
forniti direttamente i campioni del misurando. Gli strumenti che si ottengono
sfruttando anche la potenza di calcolo di un’unità intelligente (non dedicata e non
contenuta nello strumento stesso), spesso un PC, si chiamano in genere
STRUMENTI VIRTUALI.
Un esempio semplice per capire la differenza tra i due schemi di principio è costituito
da un sistema di misura automatico della potenza per un segnale in AC. Nel primo
caso si ottiene un sistema automatico di misura intrerfacciando un Wattmetro
numerico ad un PC tramite un interfaccia standard. Nel secondo caso invece, si
ottiene una stima della potenza elaborando i campionamenti della tensione e della
corrente (opportunamente tasdotta) acquisiti ad esempio con una scheda di
acquisizione general purpose plug & play.
I sistemi del primo tipo sono meno flessibili, possono raggiungere prestazioni più
spinte (sono dedicati), e sono generalmente più costosi. Lo sviluppo della catena
automatica di misura è in genere molto semplice, si tratta d sviluppare un software
che effettui le operazioni di settaggio degli stumenti, ed attualmente esistono molti
applicativi che rendono standard e facili queste operazioni.
I sistemi del secondo tipo hanno un costo di sviluppo maggiore (anche temporale),
ma sono più flessibili e utilizzano hardware a costo contenuto.
In questo capitolo descriveremo alcuni dei blocchi hardware e software che servono
per realizzare un sistema automatico di misura, facendo riferimento alle soluzioni più
diffuse.
Dapprima descriveremo i blocchi che costituiscono un sistema di acquisizione
general purpose, a partire dalla struttura tipica di un sistema di condizionamento
(front end) così come viene realizzato nei sistemi di acquisizione dati per sensori a
bassa frequenza, per poi descrivere alcune delle soluzioni architetturali di base per i
convertitori AD.
Infine descriveremo alcune interfacce e protocolli di comunicazione standard,
particolarmente diffusi nel campo delle misure.
I blocchi che prenderemo in esame sono rappresentati in figura 1, in cui viene
rappresentata un tipico sistema di acquisizione multiplexato, nel quale un solo
convertitore analogico digitale e spesso un solo sistema di amplificazione viene
utilizzato per convertire i segnali provenienti da più canali analogici. Questa struttura
è utile specialmente qualora si vogliano acquisire segnali da sensori che rispondono
99
a frequenze piuttosto basse (fino all’audiofrequenza), perchè consente di ridurre
notevolmente la complessità circuitale, ottenendo soluzioni a basso costo ed elevate
prestazioni.
Non tratteremo la struttura di filtri passa-basso che spesso vengono posti all’ingresso
o all’inetrno dalla catena di condizionamento sia per ridurre il rumore che per evitare
fenomeni di aliasing.
5.2. Un Breve Sguardo al Sistema Generale
In generale un sistema di interfacciamento per l’acquisizione dei dati può essere
schematizzato in linea di principio come in figura 1
Segnale in
Ingresso
MUX Analogici
Amplificatori per
Strumentazione
Convertitore A/D
Segnale in Digitale
in Uscita
Figura 1. Schema di base dell’elettronica di front end
5.3. Gli Interruttori Analogici (MUX)
Un interruttore analogico viene solitamente implementato al fine di permettere o
impedire ad un segnale analogico il passaggio verso un punto di prelievo.
Utilizzando più interruttori si realizza quello che prende il nome di multiplexer
analogico come mostrato in figura 3.
Invertendo la struttura un singolo ingresso può essere distribuito a più uscite
realizzando così la struttura duale alla precedente che prende il nome di
demultiplexer analogico.
Le caratteristiche di un interruttore analogico allo stato solido possono essere in
generale espresse mediante i seguenti parametri:
-
Attenuazione diretta (resistenza in stato di ON)
Attenuazione in funzionamento inverso (corrente di OFF)
Campo di tensioni
Tempi di commutazione
Isolamento tra i canali (nei casi di MUX)
Capacità parassite.
Tutte questa grandezze dipendono oltre che dal dispositivo, dall’alimentazione, e
dal livello del segnale.
100
V1
V2
Vo
V3
V4
Figura 2. Schema di principio di un multiplexer analogico
Esistono varie strategie per la realizzazione degli interrutori analogici, che si basano
sull’uso di diodi, BJT o FET, ciascuna soluzione tecnologica presenta vantaggi
peculiari e permette di ottimizzare alcune delle caratteristiche elencate in
precedenza. Sono molto diffusi per le applicazioni in cui la velocità non è un fattore
critico gli interruttori CMOS che vengono descritti nel seguito.
Lo schema è quello mostrato in figura 3.
V+
T2
Vi
Vin
Vo
T1
Vc
Figura 3. Schema di interruttore elettronico realizzato in tecnologia CMOS
Per portare l’interruttore in condizione ON si applica una tensione V+ al terminale di
gate del transitor T1 a canale n, (quello di T2 a canale p viene posto a massa).
Quando Vin si trova ha un valore intermedio tra 0 e V+ entrambi i MOS conducono
ma non appena Vin si sposta verso lo V+ si ha che VGS1 si riduce ed aumenta
l’impedenza di T1. Questo aumento viene compensato dalla diminuzione
dell’impedenza del MOS T2 che è posto in parallelo, poiché il valore assoluto di VGS2
aumenta. Se si va verso 0 si ha il comportamento opposto. La dipendenza della
resistenza di ON dal valore della tensione analogica di ingresso viene così
drasticamente ridotta: la variazione della resistenza di ON dalla tensione di ingresso
è riportata in figura 4.
101
Canale-n
R
Canale-p
Ron
0
0
0.5
1
1.5
2
2.5
3
3.5
4
4.5
5
Vin
Figura 4. Andamento della resistenza di on in funzione della tensione di ingresso in un
interruttore analogico CMOS con VcON=V+=5V, VcOFF=0V. Nelle figure inferiori si fa riferimento
alle caratteristiche dell’interruttore analogico Analog Device (ADG528A).
Con gli interruttori CMOS standard, né la tensione di controllo né l tensione
d’ingresso analogica devono eccedere il range dell’alimentazione, questo potrebbe
addirittura portare alla distruzione dell’interruttore dovuta all’innesco di fenomeni di
latch-up. Esistono interruttori più costosi per i quali questo problema viene eliminato
attraverso circuiti di protezione o particolari soluzioni tecnologiche. L’isolamento
garantito da questi interruttori è nell’ordine di 0.nA-1 nA a temperatura ambiente, ma
questo valore può raddoppiare per ogni aumento di 10 °C. I tempi di commutazione
sono in genere compresi tra i 100 ns e i 300 ns.
5.4. Sample and Hold
102
Vc (tensione di comando)
Uo
U1
C
Figura 5. Schema di principio di un sample and Hold
Questi circuiti effettuano il campionamento dei segnali analogici e vengono posti
prima del convertitore analogico digitale o prima dell’amplificatore.
Il funzionamento di un Sample and Hold (S&H) si divide in due fasi, quando
l’interruttore è chiuso il S&H è in fase di track o di inseguimento e l’uscita Uo segue
l’ingresso Ui. Durante la fase di hold o di mantenimento, successiva all’apertura
dell’interruttore, Uo deve mantenere, immagazzinato nella capacità C, il valore che
ha assunto Ui all’atto dell’apertura dell’interruttore.
I S&H reali ovviamente si discostano dal comportamento ora descritto. Ad esempio
per la configurazione riportata in figura la presenza dell’offset (Vos) dei due
operazionali, fa sì che in realtà Vo=Ui-2Vos, durante la fase di track e che tale errore
sia mantenuto nella fase di hold. Esistono tuttavia configurazioni circuitali diverse
che eliminano questo problema.
Durante la fase di track, è importante che tutti gli elementi del circuito siano
sufficientemente veloci da far caricare la capacità ed adeguare l’uscita del S&H al
nuovo valore di Ui il più rapidamente possibile. Il limite principale in termini di velocità
è dovuto alla costante di carica della capacità C e allo slew rate degli amplificatori.
Durante la fase di hold, l’uscita deve essere efficacemente isolata dall’ingresso e la
capacità non deve scaricarsi in modo significativo. E’ importante perciò che la
resistenza d’ingresso dell’operazionale del secondo buffer sia molto elevata, ed è
necessario scegliere valori di capacità non troppo piccoli. Le non idealità degli
elementi del circuito si traducono inevitabilmente in errori, che devono essere stimati e
confrontati con l’entità degli errori introdotti dagli altri blocchi del sistema di
condizionamento e di acquisizione. Primo fra tutti il convertitore A/D che segue
immediatamente a valle: l’errore del S&H deve essere confrontato con il bit meno
significato dell’A/D, ovvero con il quanto utilizzato per la quantizzazione del segnale
campionato.
Vediamo brevemente quali sono i parametri che qualificano un S&H e come si
possono utilizzare in fase di progetto.
Fase di track:
Acquisition time - è il tempo massimo che intercorre tra la chiusura dell’interruttore
e l’istante in cui Uo si assesta in una fascia di tolleranza assegnata (espressa in %
del valore finale). E’ legato essenzialmente allo slew-rate degli operazionali.
103
Fase di Hold:
Aperture delay (tA) – è il tempo che intercorre tra il comando di hold e l’apertura
effettiva dell’interruttore (è una variabile aleatoria). Questo parametro è
particolarmente critico, a causa della sua aleatorietà è impossibile determinare quale
valore della tensione viene effettivamente campionato. Viene fornito il parametro ∆tA,
jitter del ritardo di apertura, che rappresenta la massima variazione di tA. L’errore
massimo che si può commettere viene calcolato considerando di campionare una
sinusoide di massima ampiezza (Full Scale) e con la massima frequenza, nel punto
a massima pendenza, con queste ipotesi si può scrivere:
∆Vo max = ∆t Aω maxVmax
(1)
Vmax sarà uguale a VFS/2 dove VFS è la tensione di fondo scala dell’A/D.
Supponendo di utilizzare a valle un convertitore A/D a N bit funzionante alla
frequenza di conversione fc si deve porre:
VLSB ≥ ∆t Aπ f c 2 N −1VLSB
(2)
in cui VLSB è l’ampiezza del bit meno significativo data da VFS/2N. Questa equazione
esprime un limite molto stringente su questo parametro, per esempio per un
convertitore ad 8 bit ed una frequenza di campionamento 10 MHz il ritardo di
apertura deve essere minore di 250 ps. E’ chiaro che questo pone un limite
sull’applicabilità di S&H analogici per la digitalizzazione di segnali a frequenza
elevata.
Settling time - è il tempo massimo che intercorre tra l’apertura dell’interruttore e
l’istante in cui Uo si assesta in una fascia di tolleranza assegnata (espressa in % del
valore finale).
Hold step - è la variazione di tensione che si ha all’atto dell’apertura dell’interruttore
dovuto alla ridistrubuzione di carica tra le capacità parassite dell’interruttore (spesso
realizzato con MOSFET) e la capacità C in corrispondenza del cambio di livello del
segnale di comando.
Feedthrough – è il rapporto tra le variazioni di Uo e di Ui quando l’interruttore è
aperto. Esprime l’isolamento assicurato dall’interruttore in off. A causa della capacità
parassita tra i poli dell’interruttore, l’isolamento dipende dalla frequenza del segnale
d’ingresso.
Droop (∆Vo/∆t quando l’interruttore è OFF ) – è la velocità di scarica della capacità
di mantenimento C.
104
0.1%
Ui
Hold step
Feedthrough (dB)
Vo
Droop (V/s)
Slew-rate (V/s)
Aperture
Delay (s)
Acquisition time (s)
Settling time (s)
HOLD
TRACK
0
0.2
0.4
0.6
0.8
1
1.2
1.4
1.6
time
1.8
x 10
-4
Figura 6. Parametri caratteristici del funzionamento di un Sample and Hold
5.5. Gli Amplificatori per Strumentazione
L’amplificazione del segnale è un tipico compito della catena di condizionamento,
serve sia a disaccoppiare la sorgente del segnale dai circuiti di elaborazione e/o di
conversione a valle (in termini di impedenza) che ad adattare il livello.
Per segnali con una banda di frequenza limitata e piccoli livellI, una configurazione
molto utilizzata è quella denominata amplificatore per strumentazione.
Un amplificatore per strumentazione viene presentato in figura 7, per questo circuito
la tensione di uscita viene ricavata, in condizioni ideali, come:
U0 =
R2
(V2 − V1 )
R1
(3)
Definendo la tensione differenziale come:
U D = V2 − V1
(4)
e la tensione di modo comune come:
U MC =
1
(V2 + V1 )
2
(5)
Si vede dalla (3) che in condizioni ideali l’uscita dell’amplificatore dipende solo dalla
tensione differenziale in ingresso, mentre viene reiettata totalmente la tensione di
modo comune.
L’amplificatore per strumentazione è perciò un amplificatore differenziale. Poiché
molti disturbi si presentano come segnali di modo comune (derive, disturbi radiati
etc.) questo amplificatore è caratterizzato da una elevata immunità ai disturbi.
105
Questa configurazione ha inoltre il vantaggio di presentare un’alta impedenza
d’ingresso.
R1
R2
V1
U1
U0
R1
V2
R2
U2
Figura 7. Amplificatore per strumentazione (sottrattore di tensioni)
Naturalmente ogni implementazione reale presenta una reiezione parziale del
segnale di modo comune e un range massimo per tale segnale, il fattore di reiezione
di modo comune, Common Mode Rejection Ratio (CMRR), definito dall’equazione (6)
caratterizza le prestazioni di una struttura differenziale.
CMRR =
AD
AMC
(6)
In cui:
AD =
Uo
UD
U CM =0
e
AMC =
Uo
U CM
U D =0
Nella struttura di figura 7, il CMRR dipende essenzialmente dal mismatching delle
resistenze, ciè dallo scostamento del valore vero delle resistenze rispetto al loro
valore nominale.
Il fattore di reiezione delle tensioni di modo comune può essere incrementato
realizzando uno stadio di ingresso con guadagno, e l’amplificatore sottrattore vero e
proprio (op amp. più a destra di figura 7) a guadagno unitario come mostrato in figura
8.
106
U’1
R3
R3
V1
U1
R2
U0
R1
V2
U
2
R2
U’2
R3
R3
Figura 8. Schema di amplificatore per strumentazione con blocco sottrattore a guadagno
unitario
Nel caso in cui la resistenza variabile R1 dello schema di figura 8 tenda a divenire
molto grande allora i due amplificatori operazionali in ingresso si comportano da
inseguitori di tensione e lo schema (a parte per il guadagno unitario dell’ultimo
stadio) si comporta virtualmente come quello di figura 7. Questa configurazione
presenta il notevole vantaggio che il guadagno espresso dalla (7)
 2R
U 0 = 1 + 2
R1


(V2 − V1 )

(7)
può essere sintonizzato variando soltanto il valore di R1. Inoltre considerando che la
tensione di modo comune si presenta uguale su entrambi i terminali di ingresso,
(V1=V2=VMC), il guadagno di modo comune dello stadio di ingresso mantiene il
valore unitario indipendentemente dal guadagno differenziale selezionato
(U’1=U’2=VMC). Se gli AO sono ideali, si dimostra che il CMRR è dato da:
CMRR =
AD  2 R2  2α

= 1 +
AC 
R1  ∆α
(8)
Nella (8) ∆α/α è la tolleranza relativa delle resistenze dell’ultimo stadio.
5.6. Circuiti raziometrici: amplificatore a ponte
L’amplificatore a ponte, discende dalla configurazione a ponte (vedi figura 9)
largamente utilizzata per alcuni tipi di sensori (ad esempio strain gauge), che
consente di effettuare misure raziometriche e perciò di compensare gli effetti di
alcune grandezze di influenza. In genere questa configurazione costituisce il primo
elemento della catena di condizionamento.
107
Z3
Z1
VREF
VOUT
Z2
Z4
Figura 9. Ponte
Se la tensione VOUT viene letta con un voltmetro ideale si ha:
 Z2
Z4 
VOUT = 
−
 VREF
 Z1 + Z 2 Z 3 + Z 4 
(9)
Considerando di volere misurare una grandezza g, si ipotizza di avere Z1=Z1(g)
Z2=Z2(g), Z3=Z3(g), Z4=Z4(g).
All’equilibrio (g=0), si fa in modo che il ponte sia bilanciato cioè che VOUT=0,
imponendo in fase di progetto che Z3(0)/ Z4(0)= Z1(0)/ Z2(0), in tal caso se g varia
almeno una delle impedenze cambia ed il ponte si sbilancia, la variazione della
tensione di uscita sarà data da:
∂VOUT ∂Z 2 Z 1 − ∂Z 1 Z 2 ∂Z 4 Z 3 − ∂Z 3 Z 4
=
−
VREF
( Z 1 + Z 2 )2
( Z 3 + Z 4 )2
Se le variazioni relative di Z1, Z2, (o Z3, e Z4) sono uguali, cioè
(10)
∂Z1 ∂Z 2
, si ha una
=
Z1
Z2
compensazione di tipo raziometrico.
Tutti gli effetti dovuti alle grandezze di influenza (ex. Temperatura) che fanno variare
le impedenze del ponte in questo modo si compensano. Una soluzione semplice che
permette di sfruttare quest’effetto è realizzare il ponte con quattro componenti
identici, posti nelle vicinanze, che subiscano le stesse variazioni delle grandezza di
influenza, e che, data la loro uguaglianza, reagiscano nello stesso modo.
Se solo Z1 varia in funzione di g e Z1(0)=Z2=Z3=Z4=Z, e si suppone che Z1=Z (1+αg),
si avrà:
∂VOUT ∂Z 1 αg
=
=
VREF
4Z
4
(11)
108
Mentre se tutte le impedenze sono utilizzate come sensori della grandezza g, con le
seguenti leggi di trasduzione:
Z1 = Z (1 + α g ); Z 2 = Z (1 − α g ); Z 3 = Z (1 − α g ); Z 4 = Z (1 + α g )
(12)
si avrà:
∂VOUT ∂Z
=
=αg
VREF
Z
(13)
Pur consentendo la compensazione delle variazioni delle impedenze che
costituiscono il ponte con le grandezze di influenza, la configurazione a ponte di per
sé non consente di compensare la variazione di sensibilità che normalmente si ha in
funzione della temperatura. Infatti per molti sensori (strain gauge) la sensibilità
diminuisce al crescere della temperatura. Dunque resta un problema la dipendenza
di α dalla temperatura, poichè si vede che l’uscita del ponte varia al variare della
temperatura pur mantenendo g costante.
Esistono varie tecniche per compensare anche quest’effetto, infatti è sufficiente
osservare la relazione (13) per notare che l’uscita del ponte sbilanciato è
proporzionale a g tramite il prodotto αVREF, in formula:
VOUT = ∂VOUT = αVREF g
(14)
e’ dunque sufficiente far aumentare la tensione di alimentazione del ponte con la
temperatura in modo da compensare la diminuzione della sensibilità dei sensori,
rendendo costante la sensibilità del ponte. In particolare, essendo:
∂VOUT
∂α
∂V
=g
VREF + g REF α
∂T
∂T
∂T
(15)
si dovrà realizzare l’alimentazione in modo che:
TCS =
dove
∂VREF 1
∂T VREF
∂α 1
−
= TCS
∂T α
(16)
In cui la variazione relativa della tensione di alimentazione eguaglia TCS
(Temperature sensitivity coefficient). Esistono varie soluzioni circuitali che
consentono di approssimare l’uguaglianza espressa dalla (16).
Soluzione 1:
109
RT
VREF
R
R
VR
VOUT
R
R
Figura 10. Ponte con compensazione in temperatura
Si pone in serie ad un alimentatore una resistenza variabile con la temperatura a
coefficiente negativo, si calcola il coefficiente di temperatura di RT in modo da
soddisfare la (16).
Soluzione 2:
Si utilizza la configurazione circuitale in figura 10, con RT costante non dipendente
dalla temperatura. Poichè in genere il coefficiente di temperatura dei rami del ponte
(TCR=1/R ∂R/∂T) è positivo, il rapporto di partizione cresce all’aumentare della
temperatura,
La compensazione viene effettuata scegliendo il valore opportuno della RT. I valori
che risulatno per RT sono a volte elevati, perciò l’alimentazione del ponte risulta molto
ridotta rispetto a quella fornita dall’alimentatore. Inoltre si deve avere TCR >|TCS|.
Soluzione 3:
Alimentazione del ponte in corrente. In tal caso la tensione di alimentazione VREF=RI
(I costante) e se R ha coefficiente di temperatura maggiore di zero la tensione di
alimentazione cresce come richiesto al crescere della temperatura. Tuttavia la
compensazione risulta completa solo se per i sensori utilizzati TCR=-TCS.
La struttura a ponte può essere sfruttata anche in un amplificatore, secondo vari
possibili schemi uno dei quali è presentato in figura 11.
110
R
R
VREF
U0
R
R
Figura 11.
5.7. I Convertitori Analogico/Digitali (A/D)
5.7.1. Caratteristiche Generali
I convertitori A/D provvedono alla quantizzazione di un livello di tensione.
L’ingresso del convertitore A/D è una tensione analogica, Vi, da considerarsi
costante durante il processo di conversione mentre l’uscita è un codice binario, B,
che rappresenta la tensione analogica con precisione finita. In particolare si ha:
⎢ V ⎥
⎡ V ⎤
B = ⎢ i ⎥ oppure B = ⎢ i ⎥
⎣VLSB ⎦
⎣VLSB ⎦
(17)
in cui VLSB è il livello di tensione corrispondente al bit meno significativo e per un
convertitore A/D N bit è pari a:
VLSB =
VFS
2N
(18)
e VFS (tensione di fondo scala) rappresenta la tensione analogica massima che si può
convertire, detta anche dinamica del convertitore.
Nel processo di quantizzazione è insito un errore dovuto al fatto che nel passaggio
da un livello analogico continuo ad un valore discreto si commette
un’approssimazione.
Nell’arrotondamento l’errore massimo commesso è pari a:
1
emax = VLSB
2
(19)
La densità di probabilità che normalmente si assegna all’errore di quantizzazione è
uniforme nell’intervallo [-VLSB/2,VLSB/2]
111
f ( e) =
1
(20)
VLSB
e l’errore medio commesso è nullo.
Nel troncamento si considera sempre una densità uniforme, questa volta tra [ -VLSB 0]
e l’errore medio è pari a:
1
e = − V LSB
2
(21)
La varianza dell’errore di quantizzazione può essere valutata nel modo seguente:
σ2 =
1
+ VLSB
2
∫
(e − e) 2 p(e)de =
1
− VLSB
2
VLSB
12
2
(22)
quindi:
σ=
VFS
2 12
(23)
N
Considerando il rumore di quantizzazione associato all’arrotondamento (media nulla)
e assumendo che tale rumore si comporti come un segnale stazionario ed ergodico
la varianza esprime anche la potenza media.
E’ possibile calcolare il rapporto segnale rumore massimo che si ottiene con un
convertitore A/D ideale ad N bit, supponendo di convertire una sinusoide a massima
ampiezza, VFS/2:
2
V 22 N12 3 2 N
SNR = FS
= ⋅2
2 ⋅ 4 VFS2
2
(24)
che espresso in dB:
SNR = N ( 20 log 2 ) + 1.76 dB = N ⋅ 6.02dB + 1.76 dB
(25)
Utilizzando questa formula è possibile scegliere il numero di bit del quantizzatore
sulla base del rapporto segnale rumore desiderato.
Un A/D reale naturalmente si discosta dal comportamento ideale, quindi all’errore di
quantizzazione insito nel processo di discretizzazione unisce altri errori dovuti alle
sue caratteristiche reali. Normalmente un convertitore viene qualificato mediante una
serie di parametri, i principali verranno elencati nel seguito.
Per rendere più chiara la trattazione risulta utile fornire le seguenti definizioni:
112
caratteristica reale (verde)-caratteristica ideale (blu)
1
0.8
0.8
U(Z)=Z*VLSB
U(Z)=Z*VLSB
caratteristica ideale
1
0.6
0.4
0.2
0
0.6
0.4
0.2
0
0.2
0.4
0.6
0.8
0
1
non linearità integrale
0
0.2
0.4
Vin
0.6
0.8
1
0.6
0.8
1
Vin
0.5
1
(Vin-U(Z))/VLSB
(Vin-U(Z))/VLSB
0.5
0
-0.5
0
0.2
0.4
0.6
0.8
1
0
-0.5
-1
0
0.2
Vin
0.4
Vin
Figura 12. Non linearità di un A/D
•
Si definisce T(k) il livello di transizione relativo al codice d’uscita k, quel
livello di tensione analogica in corrispondenza del quale si ha una pari
probabilità di ottenere in uscita dal quantizzatore il codice k e il codice
precedente.
Il livello di transizione ideale Ti(k) si ottiene con la seguente equazione:
Ti(k)=1/2VLSB+(k-1)VLSB.
• Si definisce larghezza di codice W(k) l’intervallo di tensione analogica che
viene codificata con il codice k dal quantizzatore.
La larghezza di codice ideale è ovviamente pari a VLSB, e W(k)=T(k+1)-T(k).
Parametri principali
Errore di offset – con riferimento alla figura 12, si vede che la caratteristica statica
ingresso-uscita di un convertitore ideale è costituita da una gradinata, con larghezza
del gradino pari a VLSB (eccetto il primo e l’ultimo nel caso di arrotondamento che
sono pari a ½ VLSB), la linea che unisce i punti medi dei gradini perciò è una retta che
passa dall’origine. L’errore di offset non è che una traslazione della caratteristica
ideale, per cui i livelli di transizione o di scatto relativi a ciascun codice vengono
spostati di uno stesso valore pari appunto all’errore di offset. Questo errore è
correggibile attraverso un sistema di compensazione esterno (si sottrae dalla Ui una
tensione pari all’offset).
Errore di Fondo scala o di Guadagno – questo errore agisce sulla pendenza della
caratteristica che si discosta dalla pendenza della caratteristica ideale ( tutti i gradini
113
hanno ampiezza uguale ma diversa da VLSB). Anche questo errore che non influisce
sulla linearità del sistema di conversione può essere compensato esternamente.
Considerando di aver corretto questi due errori, si devono comunque considerare gli
errori di non-linearità, che sono in genere quantificati con due parametri:
Non linearità differenziale – nella caratteristica reale del convertitore
ciascun gradino ha in realtà larghezza diversa, lo scostamento della larghezza del
gradino rispetto a VLSB rappresenta la non linearità differenziale (Differential Non
Linearity, DNL) in genere espressa in frazioni di VLSB. Più precisamente:
W ( k ) − VLSB
e DNL = max DNL( k ) . La linea che unisce i punti intermedi
DNL( k ) =
K
VLSB
dei gradini è una spezzata. Se DNL è maggiore del valore del VLSB possono esserci
codici mancanti o non monotonicità della caratteristica.
Non linearità integrale – Lo scostamento tra la caratteristica reale e quella
ideale viene normalmente definito non linearità integrale (Integral Non Linearity, INL):
1
INL( k ) = T ( k ) − Ti ( k ) = T ( k ) − VLSB − ( k − 1 )VLSB . In genere il parametro INL è dato
2
da: INL = max INL( k )
K
Comportamento in frequenza
Per quanto riguarda la non linearità integrale, la caratteristica reale di un convertitore
può essere modellata da una struttura composta da due blocchi, come in figura 13
e(x)
x
g(x)
+
y
Figura 13. Modello di convertitore A/D, che evidenzia il suo coportamento non lineare
In figura 10, y è la versione quantizzata del segnale x, la funzione g(x) tiene conto
del comportamento non lineare, e(x) rappresenta l’errore di quantizzazione.
Considerando di utilizzare il convertitore per campionare una sinusoide, il segnale
campionato y sarà costituito dalle seguenti componenti: la versione campionata e
quantizzata della sinusoide, una componente additiva data dal rumore di
quantizzazione, e le componenti armoniche superiori che nascono per effetto della
funzione non lineare g(x). Se si osserva lo spettro del segnale campionato e
quantizzato si vede dunque il picco alla frequenza del segnale (e le sue repliche
spettrali), il rumore di quantizzazione che in genere si può considerare bianco, (la
validità di questa ipotesi dipende dal rapporto tra la frequenza del segnale e quella di
campionamento, si veda la figura 11) e i picchi dovuti alla distorsione cioè alle
componenti armoniche superiori, che per aliasing possono trovarsi anche in banda
base.
114
Occorre sottolineare che in genere la non linearità differenziale è distribuita su tutta
la dinamica dell A/D, perciò per segnali che coprono tutta la dinamica dell’A/D è la
non-linearità integrale a determinare il comportamento del convertitore per quanto
riguarda la distorsione. Per segnali di basso livello invece il contenuto armonico
dipende fortemente anche dalla forma della non-linearità differenziale, e non
diminuisce al decresecere del livello dell’ingresso.
Figura 14. a) distribuzione spettrale del rumore di quantizzazione per due diverse scelte della
frequenza del segnale fs e della frequenza di campionamento fa (SFDR=Spurious Free
Dynamic Range, rapporto tra la potenza della portante e la componente armonica di
distorsione con ampiezza maggiore)
Figura 14. b) distribuzione spettrale delle armoniche spurie
La distorsione armonica è specificata in dBc (decibels below Carrier), e viene
misurata in genere con un segnale sinusoidale di ampiezza prossima al fondo scala.
Ci sono molti modi per descrivere la distorsione, i parametri più utilizzati sono:
115
Total Harmonic Distortion (THD) – è il rapporto tra il valore efficace, (r.m.s.), delle
componenti armoniche (in gnere si considerano le prime 5) e quello del segnale.
Vrms ( fs )
THD = −20 log
2
2
2
Vrms (2 fs ) + Vrms (3 fs ) + .. + Vrms (nfs )
Total Harmonic Distortion plus Noise (THD+N) - è il rapporto tra il valore r.m.s
delle componenti armoniche più tutte le altre componenti di rumore (escluse quelle in
DC) ed il valore efficace del segnale, occorre specificare la banda che si utilizza per
la misura.
Signal to Noise and Distrotion Ratio (SINAD) - è il rapporto segnale rumore che si
ottiene considerando tutte le componenti di rumore anche quelle dovute alla
distorsione (escluse le componenti in DC) in tutta la banda, è uguale al valore
assouluto del THD+N se la banda per la misura della potenza del rumore è la
stessa.
Effective Number of Bits (ENOB) - è il numero di bit che dovrebbe avere un A/D
ideale per assicurare un rapporto segnale rumore pari al valore misurato del SINAD.
Si ottiene invertendo la formula (25) sostituendo al SNR dovuto al solo rumore di
quantizzazione il SINAD misurato.
ENOB =
SINAD − 1.76dB
6.02
Banda analogica – la banda analogica di un A/D è la frequenza alla quale
l’ampiezza della fondamentale (stimata a partire dal segnale campionato) si riduce di
3dB.
116
figura 15. Dipendenza dalla frequenza di SINAD e ENOB, per dieverse ampiezze del segnale in
ingresso (-0.5 dB sotto il fondoscala, -6 dB sotto il fondoscala, -20 dB sotto il fondoscala)
E’ da sottolineare che i parametri elencati non sono indipendenti dalla frequenza, le
prestazioni di un A/D tendono infatti sempre a peggiorare al crescere della frequenza
del segnale d’ingresso (vedi figura 15).
5.7.2. Famiglie di Convertitori
I convertitori che saranno descritti in queste dispense sono classificabili in tre grandi
famiglie:
1. Convertitori a Rampa
2. Convertitori ad Approssimazioni Successive
3. Convertitori di Tipo Parallelo (Flash e Half Flash)
Queste famiglie sono caratterizzati da diverse velocità di conversione e risoluzione
cioè numero di bit, con i convertitori doppia rampa (o multipla rampa) si riescono ad
ottenere risoluzioni molto elevate (20 bit), a scapito della velocità di conversione.
Come abbiamo visto nei capitoli precedenti vengono utilizzati tipicamente nei
voltmetri numerici, per la conversione di segnali in DC.
I convertitori ad
approssimazioni successive vengono utilizzati nelle applicazioni in cui la velocità di
conversione è contenuta (al massimo qualche MHz) e raggiungono risoluzione di 1216 bit, sono i convertitori utilizzati nelle schededi acquisizione general purpose. Per
ottenere velocità di conversione molto elevate (anche centinaia di MHz) si utilizzano
convertitori flash o half-flash, che offrono risoluzioni tra gli 8 e i 9 bit (vedi figura 13).
Un'ultima famiglia è rappresentata dai convertitori A/D Σ-∆ che, basandosi su una
strategia diversa rispetto al semplice confronto con i livelli di tensione quantizzati,
riescono a garantire un’elevatissima risoluzione con frequenze di campionamento
nell’ordine delle diecine di kHz (tipico: 24 bit 44 kHz). Tali convertitori nati per
applicazioni audio si stanno diffondendo anche nel campo delle misure per la
conversione di segnali da sensori (banda stretta ed elevata accuratezza).
117
24
20
risoluzione (bit)
16
doppia rampa o
multipla rampa
approssimazioni
successive
12
HALF
FLASH
FLASH
8
4
0 0
10
10
2
4
10
f(Hz)
10
6
10
8
Figura 16. Caratteristiche dei convertitiori A/D
5.7.2.1 Convertitori a Doppia Rampa
Il principio di funzionamento di questa architettura è già stata presentato nel
voltmetro a doppia rampa del Capitolo 3 pertanto non ci dilungheremo molto sul
funzionamento quanto sulle caratteristiche peculiari di questo tipo di convertitore.
Logica di
Controllo
Ic
Iu
C
Integratore
di Miller
Vx
Id
Vs
Vr
Contatore
Clock
Figura 17. Schema di principio del convertitore a doppia rampa
La relazione che determina il valore di conversione è la seguente:
Vx
V
nTck
= RC = x
N
Vr
2 Tck Vr
RC
(26)
118
Dove 2N è il numero di conteggi nella fase di run-up ed n è quello della fase di
rundown. La (26) può essere ulteriormente esplicitata come:
n=
Vx N
2
Vr
(27)
V
Tu
Tcommutazione
Td
t
Figura 18. Andamento delle fasi di runup e rundown. Si vede come le fasi di run up abbiano
pendenza che dipende dal livello di tensione che si vuole convertire mentre le rette della fase
di rundown sono tutte parallele
Il tempo di conversione è pari sostanzialemte a:
T = 2 ⋅ 2 N TCK
(28)
I fattori che maggiormente incidono sulle caratteristiche di un convertitore di questo
genere sono:
accuratezza della tensione di riferimento
errori di fuori zero dell’integratore e del comparatore (dovuti a tensioni di offset
e a correnti di polarizzazione degli operazionali)
Gli errori di fuori zero possono essere compensati ricorrendo a particolari soluzioni
circuitali.
Questo convertitore è caratterizzato da un’ elevata immunità ai disturbi di modo
normale*1, garantita dal processo di integrazione: tutti i disturbi a media nulla
tendono ad essere attenuati. I disturbi periodici (come il ripple sull’alimentazione)
possono essere completamente reiettati se si utilizzano tempi di integrazione multipli
del periodo del disturbo.
1 Per reiezione di modo normale, si intende la capacità di un sistema di eliminare i
disturbi che si presentano sovrapposti al segnale, ad esempio in un sistema
differenziale i disturbi che si presentano come segnali di modo differenziale.
119
120
110
100
90
NMR (dB)
80
70
60
50
40
30
20
1
10
2
3
10
f(Hz)
10
Figura 19. Normal Mode Rejection per un convertitore con periodo di integrazione pari a 20 ms
5.7.2.2 Convertitori ad Approssimazioni Successive
In figura 20 è riportata la struttura di un convertitore SAR (Successive Approximation
Register). Una macchina a stati (SAR) genera i codici secondo la strategia
presentata in figura 21, i codici generati dal SAR vengono convertiti in una tensione
analogica da un convertitore Digitale Analogico (DAC), la tensione così ottenuta
viene confrontata con la tensione Ui da un comaparatore. La tensione di uscita del
comparatore è alta (Vy=1) se la tensione Ui è maggiore dell’uscita del convertitore
digitale analogico, è zero altrimenti.
SAR
Clock
Registro di
Scorrimento
…
Ui
Vy
Logica di Controllo
Registro di Memoria
b0
b1
b2
bn
DAC
VFS
120
Figura 20. Schema di principio del convertitore ad approssimazioni successive SAR
In figura 21 è riportato il diagramma degli stati seguito dal SAR per N=3;
100
Vy=0
Vy=1
010
Vy=0
Vy=1
001
Vy=0
000
110
Vy=0
011
Vy=1
001
Vy=0
010
Vy=1
101
Vy=1
011
Vy=0
100
111
Vy=1
101
Vy=0
110
Vy=1
111
Figura 21. Diagramma di flusso per un convertitore SAR
L’approccio seguito dai convertitori di tipo SAR è efficiente in termini di rapidità
perché opera secondo uno schema di approssimazioni successive in grado di
condurre al risultato finale dopo un numero di passi pari al numero di bit. Il processo
che viene utilizzato in questa tipologia di convertitori prende il nome di processo
dicotomico. Infatti si procede come segue: sia Ui il livello di tensione da
discretizzare, si discrimina, come primo passo se Ui stia sopra o sotto VFS/2. Perciò il
SAR porrà ad 1 il bit più significativo (MSB) con tutti gli altri bit a zero (in tal modo ci
si pone a metà della scala) ed il DAC genererà proprio il livello di tensione VFS/2. Se
Ui è maggiore di VFS/2, il SAR lascerà invariato il MSB e porterà ad uno il bit
immediatamente successivo, il livello analogico che viene generato sarà pari dunque
alla somma di VFS/2, con la sua metà cioè VFS/4 e si effettua il confronto con 3VFs/4.
Altrimenti il bit più significativo viene posto a zero e viene portato ad uno il bit
immediatamente succesivo, effettuando il confronto tra Ui e VFS/4 e così via, con una
logica di bisezione fino ad ottenere il risultato finale.
Solitamente questo tipo di convertitore è notevolmente più veloce di quelli di tipo a
doppia rampa e si raggiungono frequenze di clock dell’ordine dei MHz con tempi di
risposta nella fascia 1-40 µs per conversioni da 8 a 16 bit.
Come già detto il processo di quantizzazione nel caso del convertitore a doppia
rampa richiede un tempo di conversione pari a 2N+1*Tck, mentre per questo tipo di
convertitori il tempo massimo di conversione è pari a N*Tck dove N rappresenta il
numero di bit.
Le caratteristiche di questo convertitore dipendono da quelle del convertitore digitale
analogico, che deve essere realizzato con un numero di bit superiore al numero di bit
dell’ A/D.
5.7.2.3 Convertitori Flash
121
Come visto in precedenza il tempo di conversione dei convertitori SAR è di N*Tck.
Qualora si debbano convertire segnali con frequenze di alcune decine di MHz si
devono considerare i convertitori di tipo parallelo.
Ui
VFS
R/2
W0
R
W1
R
W2
R
W3
R
W4
Priority
Priority Encoder
Encoder
bit
W5
R
.
.
.
.
.
.
.
.
.
W2N-1
R/2
Figura 22. Schema di principio del funzionamento di un convertitore parallelo di tipo Flash
La conversione parallela è dal punto di vista concettuale la più semplice di tutte e
risulta in pratica la più veloce (da cui il nome Flash per i convertitori di questa
categoria). Il campo di applicazione è quello della elaborazione dei segnali video,
l’analisi dei segnali radar, ed il trattamento digitale delle immagini.
Dal momento che per ottenere una conversione A/D si deve sempre effettuare un
confronto con i 2N livelli di tensione possibili, invece di procedere per passi successivi
si confronta il segnale con tutti i livelli in un solo colpo di clock, utilizzando un circuito
come quello mostrato in figura 22. L’architettura è basata su di una batteria di
comparatori con i livelli di riferimento dati dai livelli di quantizzazione a partire dal
valore nullo fino al valore di fondo scala VFS. I livelli di riferimento sono generati
mediante un sistema di partizione della tensione.
Quello che si ottiene all’uscita dei comparatori è una serie di uno e zero che che
indicano a quale intervallo di conversione appartiene la tensione analogica.
Infatti per un convertitore a 3 bit, si avranno 8 resistenze (arrotondamento) e 7
comparatori e l’uscita dei comparatori sarà definita dalla seguente tabella:
Se Vi< VLSB/2
Se VLSB/2<Vi< 3VLSB/2
Se 3VLSB/2<Vi< 5VLSB/2
W6
0
1
1
W5
0
0
1
W4
0
0
0
W3
0
0
0
W2
0
0
0
W1
0
0
0
W0
0
0
0
122
Se 9VLSB/2<Vi<11VLSB/2
Se 13VLSB/2<Vi
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
0
0
1
1
1
0
0
0
1
1
0
0
0
0
1
Tabella 1. Codifica di un convertitore SAR
L’encoder a priorità codifica le 7 diverse configurazioni riportate in tabella con codici
binari a 3 bit.
Si nota subito come a fronte di una conversione veloce questo tipo di architettura
richieda per N bit, 2N –1 comparatori e 2N resistori. Ciò spiega perché questa
architettura fino agli anni ‘80 non veniva mai realizzata con più di 8 bit.
La risoluzione per i convertitori flash è limitata dalla complessità circuitale e dalla
potenza dissipata. Le caratteristiche di questi convertitori dipendono dalla
realizzazione dei comaparatori (tensioni di iffset e correnti di polarizzazione) e dal
matching delle resistenze.
Spesso alle frequenze di utilizzo di questi convertitori, non è possibile utilizzare un
sample and hold analogico, pertanto molti A/D Flash sono dotati di sample and hold
digitali, questi non sono altro che dei latch a valle dei comparatori che consentono di
congelare (con miglior accuratezza temporale rispetto ad un S&H analogico) l’uscita
dei comaparatori nell’istante in cui si vuole campionare il segnale.
5.7.2.4 Convertitori Half Flash (Serie-Parallelo)
Questa ultima architettura che presentiamo mantiene pressoché inalterate le
caratteristiche di velocità dei convertitori di tipo parallelo riducendone però
notevolmente la complessità circuitale. La filosofia del funzionamento di questo tipo
di convertitori è quella di effettuare la conversione in due passi distinti. Supponendo
di volere effettuare una conversione a 10 bit di un segnale analogico si può pensare
di effettuare una prima conversione a 5 bit per determinare il valore dei bit più
significativi ed una seconda conversione per i restanti 5 bit meno significativi.
Fare una codifica a 5 bit vuole dire dividere il VFS in 32 livelli ed individuare in quale
intervallo cade la tensione incognita Ui. Una volta effettuata la conversione a 5 bit si
fa la differenza tra il valore trovato dalla conversione e il segnale in ingresso e si
converte il residuo (amplificato) trovando così i restanti bit meno significativi. Lo
schema di principio è quello mostrato in figura 23.
VREF
Vin
Sample
and
Hold
X2
A/D
DAC
grossolano
(M bit)
-
M
A/D
fine
(K bit)
M MSBs
K LSBs
Clock 2
Clock 1
123
Il maggiore vantaggio di questa configurazione risiede nel fatto che i due convertitori
da M e K bit rispettivamente (M e K sono valori definiti a priori) possono essere
uguali possono cioè lavorare con la stessa tensione di fondo scala, interponendo,
come mostrato in figura 13 un amplificatore di guadagno 2M per dilatare la differenza
massima di 1 VLSB al valore massimo del fondo scala iniziale del convertitore a M bit.
In sostanza quindi il maggiore vantaggio che si trae è la possibilità di di contenere la
complessità circuitale al crescere della risoluzione riducendo moderatamente la
velocità di conversione.
5.7.2.5 Convertitori Σ∆
I convertitori Σ∆
campionamento.
rappresentano
un’evoluzione
dei
convertitori
a
sovra-
Convertitori a sovra-campionamento
Il principio di funzionamento di questi ultimi si basa sull’ipotesi di poter rappresentare
il rumore di quantizzazione con un processo stocastico bianco, caratterizzato da una
densità spettrale di potenza costante su tutta la banda del segnale campionato [-fc/2
fc/2], in cui fc rappresenta la frequenza di campionamento del sistema. Detto No il
valore di tale costante è noto che la potenza media del rumore, N, è data da:
V 2 LSB
(29)
N = No fc =
12
Supponendo di campionare e quantizzare un segnale caratterizzato da una banda
fs, è noto che per il teorema di Shannon deve essere soddisfatto il vincolo fc>2fs. La
frequenza limite 2fs è detta frequenza di Nyquist, il campionamento effettuato ad una
frequenza maggiore della frequenza limite si dice sovra-campionamento.
Si definisce fattore di sovra-campionamento OSR (oversampling ratio) il rapporto tra
la frequenza di campionamento utilizzata e la frequenza limite di Nyquist.
Perciò:
f
(30)
OSR = c
2 fs
Si consideri che il sistema di campionamento e quantizzazione venga realizzato
utilizzando lo schema riportato nella figura seguente:
/2
2
124
Filtro LP
fs
segnale
No
Fc/2=Kfs/2
f
Figura 24. Schema di principio del convertitore a sovra-campionamento
in cui OSR=K/2. Dopo il filtro anti-aliasing in ingresso, che taglia le componenti a
frequenza maggiore di fc/2, il convertitore esegue un campionamento con frequenza
pari fc=Kfs, introducendo un rumore di potenza pari ad N, il cui valore dipende dal
numero di bit utilizzati per la quantizzazione. Se a seguire il convertitore si introduce
un filtro digitale passa basso (ideale) con banda passante pari a fs, la potenza di
rumore, N’, all’uscita del filtro sarà:
N
N
(31)
N' = N 0 2 f s =
2 fs =
fc
OSR
perciò il convertitore a sovra-campionamento ottenuto dalla cascata del convertitore
A/D veloce (a frequenza fc),del filtro digitale (con banda fs) e del decimatore a valle,
che elimina i campioni ridondanti, è caratterizzato da un rapporto segnale - rumore
di quantizzazione, SNR’, pari a:
S
S
SNR ' =
= OSR → SNR ' dB = SNR + 10 log(OSR)
(32)
N' N
in cui con SNR si è indicato il rapporto segnale rumore del convertitore A/D utilizzato
nella catena.
Se si considera che il numero di bit n di un convertitore A/D è legato al rapporto
segnale rumore ottimo, nel caso di segnale sinusoidale, dalla seguente relazione:
SNRdB
≅n
(33)
6dB
si vede che il convertitore a sovra-campionamento si comporta globalmente come un
quantizzatore ideale con neq bit:
neq =
SNR ' SNR + 10 log(OSR)
10 log(OSR)
=
=n+
6dB
6dB
6dB
(34)
pertanto il convertitore a sovra-campionamento si comporta come un A/D con un
numero di bit maggiore di quello effettivamente utilizzato, ma più lento. L’incremento
del numero di bit equivalente risulta pari a 0.5 bit per ottava, in altre parole per
ottenere un incremento di un bit è necessario campionare ad una frequenza, fc,
quadrupla rispetto a quella effettiva valle del decimatore, 2fs, cioè avere un fattore
OSR pari a 4.
La filosofia di questi convertitori è dunque quella di generare un campione
sintetizzando l’informazione ottenuta a partire da OSR campioni, con un’operazione
di media. Questo permette di ridurre il rumore (in potenza proprio di un fattore OSR),
ma naturalmente porta ad una riduzione della frequenza di conversione. Risulta
evidente perciò che questa filosofia risulta efficace se è ragionevole pensare che i
125
campioni del rumore di quantizzazione si presentino come variabili aleatorie
indipendenti (o comunque scorrelate) il che equivale ad accettare l’ipotesi di rumore
bianco.
Convertitori Σ∆
I convertitori Σ∆, si basano sulla strategia ora descritta del sovra-campionamento ma
sono caratterizzati da una struttura più complessa che consente di ottenere un
miglior filtraggio del rumore.
Lo schema di principio di un convertitore Σ∆ del primo ordine è riportato in figura:
LOW
PASS
DIGITAL
FILTER
H(Z)
A/D converter
Figura 25: Schema di principio di un convertitore Σ∆
Nello schema di principio il convertitore è schematizzato con il suo equivalente
lineare, ovvero con un sommatore che introduce il rumore di quantizzazione.
Il convertitore A/D è inserito in un anello di reazione negativa.
Si indichi con X(z) la trasformata zeta del segnale in ingresso campionato, con Y(z)
quella del segnale in uscita e con E(z) quella dell’errore di quantizzazione,si indichi
inoltre con H(z) la funzione di trasferimento del filtro analogico mostrato nello schema
a blocchi, si vede che:
H ( z)
= X ( z) H x ( z)
E ( z ) =0
1 + H ( z)
1
(35)
Y ( z)
= E( z)
= E( z)H e ( z)
X ( z )=0
1 + H ( z)
1
H ( z)
Y ( z) = E( z)
+ X ( z)
= X ( z) H x ( z) + E( z)H e ( z)
1 + H ( z)
1 + H ( z)
Per ottenere questo risultato si è applicato il principio di sovrapposizione degli effetti.
Poiché l’ingresso analogico e l’errore di quantizzazione entrano in punti diversi della
catena di conversione, si ottengono due diverse funzioni di trasferimento.
Y ( z)
= X ( z)
126
Con questa struttura si vuole rendere più efficace l’azione di attenuazione del rumore
data dal filtro passa-basso digitale che si trova subito valle dell’anello di reazione, è
perciò evidente che si desidera che la funzione di trasferimento del rumore, He
corrisponda ad un filtro passa alto, mentre bisogna garantire che la funzione di
trasferimento del segnale Hx, non distorca il segnale.
Come si vedrà nel seguito questo si ottiene realizzando la funzione H(z) con la
seguente struttura:
H(z)
z-1
+
Figura 26: realizzazione della funzione H(z)
Dunque:
H ( z) =
z −1
1 − z −1
(36)
Si noti che la struttura riportata in figura rappresenta un integratore tempo discreto,
in quanto nel dominio del tempo esegue la seguente operazione:
n −1
xout (nTc ) = ∑ xin (kTc )
(37)
k =0
Si ottengono quindi i seguenti risultati:
1
1 − z −1
H e ( z) =
=
= 1 − z −1
−1
−1
−1
z
1− z + z
1+
−1
1− z
(38)
z −1
−1
H x ( z ) = 1 − z −1 = z −1
z
1+
1 − z −1
Da cui si vede che Hx rappresenta semplicemente un ritardo, mentre He presenta uno
zero sul cerchio unitario, cioè si comporta come un differenziatore tempo discreto.
Ricordando che per passare al dominio s, si pone z=esTc (Tc =1/fc) si vede infatti che
la funzione He(s) presenta uno zero in 0.
A questo punto occorre quantificare l’effetto di reiezione del rumore ottenuto
attraverso questa architettura. Per fare questo si considera ancora una volta di avere
a valle un filtro passa-basso digitale ideale con frequenza di taglio fs e si calcola la
potenza di rumore in uscita da filtro NLP.
127
N LP =
fs
∫
− fs
N
2
H e ( f ) df
fc
(39)
In cui N rappresenta la potenza del rumore di quantizzazione introdotto dal
N
2
H e ( f ) rappresenta la
convertitore A/D nella catena ovvero la potenza di e(n),
fc
densità spettrale di potenza del rumore in uscita dal modulatore Σ∆, ed H e ( f )
rappresenta la funzione di trasferimento relativa al rumore di quantizzazione nel
dominio della frequenza, che si ottiene ponendo z=ej2πfTc.
In particolare si ha:
H e ( f ) = 1 − e − j 2πfTc
(40)
2
H e ( f ) = (1 − cos 2πfTc ) 2 + (sin 2πfTc ) 2
e poichè interessa valutare H e ( f )
2
soltanto nella banda del filtro digitale (-fs, fs) e
supponendo di avere un OSR elevato, che equivale a dire una frequenza di
campionamento fc >> fs, si potrà considerare che il prodotto ωTc sia sempre <<1 in
tale banda, pertanto la funzione di trasferimento in potenza potrà essere
approssimata con il suo sviluppo in serie al primo ordine, nel seguente modo:
2
H e ( f ) ≈ (2πfTc ) 2
(41)
Infine si avrà per la potenza del rumore in uscita dal filtro passa basso, NLP:
N LP =
fs
∫
− fs
f
3
s
N
N
N
2
2
2 f
2 2
2
4π f Tc df = 4π Tc
H e ( f ) df = ∫
3
fc
fc
fc
− fs
fs
− fs
3
f
N
= 3 8π 2 s =
3
fc
(42)
N π
OSR 3 3
Perciò il rapporto segnale –rumore di quantizzazione, SNR’’ relativo all’intera
struttura del convertitore Σ∆, sarà:
=
2
SNR ' ' dB = 10 log(S ) − 10 log( N ) + 30 log(OSR) + 10 log(
π2
) = SNRdB + 30 log(OSR) + 5.17dB
3
In cui ancora una volta SNRdB rappresenta il rapporto segnale rumore del
convertitore A/D inserito nel convertitore Σ∆, e rappresentato nello schema di
principio con un sommatore.
Da questa equazione si vede che il rapporto segnare rumore cresce con il cubo di
OSR.
Ancora una volta ricordando che il rapporto segnale rumore ottimo per un
quantizzatore, nel caso di ingresso sinusoidale è legato al numero di bit dalla
seguente equazione:
SNRdB
n≈
(43)
6dB
potremo calcolare il numero di bit equivalente che si riescono ad ottenere con un
convertitore Σ∆ in funzione del OSR:
SNR ' ' dB SNRdB 30 log OSR
neq ≈
≈
+
(44)
6dB
6dB
6dB
128
Si vede che stavolta per ogni ottava nell OSR (ad ogni raddoppio di questo
parametro) si ha un guadagno di 1.5 bit equivalenti, il che significa ad esmpio che
scegliendo una frequenza di campionamento, fc, quadrupla di quella limite di di
Nyquist si ottiene un guadagno in termine di bit equivalenti pari a 3.
Lo schema a blocchi di un sistema che implementa lo schema di principo in fig.27
e che tipicamente viene utilizzato è riportato nella figura seguente, in cui si vede che
il convertitore A/D vero e proprio è ad un solo bit, (come pure il convertitore D/A che
permette di chiudere l’anello di reazione e valutare l’errore). Questo consente di
eliminare gli errori di non linearità.
Figura 27. Schema realizzativo di un convertitore
5.8. Schede DAQ
Nelle figure 28 e 29 sono riportate due diverse architetture di schede di acquisizione
commerciali, Plug & Play per PC (National Instruments serie E e serie S). Le schede
sono costituite da una sezione di condizionamento e di acquisizione e da
un’interfaccia verso un bus standard.
La prima scheda utilizza un’architettura con ingresso analogico multiplexato, (16
ingressi single ended o 8 ingressi differenziali), un solo amplificatore per
strumentazione a guadagno variabile, impostabile via software.
La velocità di questa scheda è principalmente limitata proprio dall’amplificatore che
deve garantire di essersi assestato entro la fascia di accuratezza corrispondente al
livello del bit meno significativo del convertitore successivo a 12 bit (0.025%) entro il
tempo di conversione minimo. L’amplificatore sviluppato dalla National Instruments
assicura tempi di assestamento a guadagno costante leggermente maggiori di un µs
per un gradino in ingresso a massima ampiezza; per ciò con questa architettura non
129
è possibile superare un tempo di campionamento massimo poco superiore al MHz. Il
tempo di assestamento che segue un cambiamento di guadagno dell’amplificatore è
ovviamente molto maggiore.
Il guadagno variabile dell’amplificatore realizza un sistema di acquisizione a dinamica
variabile, da ±50mV (guadagno 200) fino a ±10 V (guadagno 1). La scheda non
contiene filtri anti-aliasing. E’ pertanto cura dell’utilizzatore controllare che le
caratteristiche in frequenza del segnale garantiscano di non violare il teorema di
Shannon (e/o che l’aliasing sul rumore non degradi troppo le caratteristiche del
sistema), o inserire un filtro antialiasing esterno. Si ricorda che se la scheda deve
funzionare con frequenza di campionamento variabile può risultare vantaggioso
realizzare un solo filtro anti-aliasing analogico, e far funzionare a frequenza fissa il
convertitore (pari alla massima ammissibile). Le frequenze di campionamento minori
possono essere ottenute per decimazione dopo aver effettuato un filtraggio digitale.
Figura 28 Architettura multiplexata
130
Figura 29 Architetturta non multiplexata
Nelle schede multiplexate la massima frequenza di campionamento si ottiene solo
nel caso si utilizzi un solo canale analogico. Utilizzando k canali la massima
frequenza di campionamento si riduce di un fattore k. Non è inoltre possibile il
campionamento simultaneo dei canali analogici, anche se esistono modalità di
utilizzo che indipendendentemente dalla frequenza di campionamento considerata
minimizzano il ritardo tra gli istanti di campionamento di ciascun canale.
Figura 30. Ingresso multiplexato. Configurazione differenziale
131
Nelle operazioni di acquisizione il convertitore può essere attivato da un comando
software, oppure da un clock presente sulla scheda.
Le schede prevedono in genere varie opzioni di trigger (software o hardware,
analogico o digitale).
Sulla scheda è presente un buffer FIFO, che disaccoppia l’acquisizione dal
trasferimento verso il PC. Sono presenti anche due convertitori DAC a 12 bit , con
massima frequenza di conversione sempre intorno al MHz, una o più porte di I/O
digitali, e uno o più timer.
Per ottenere frequenze di campionamento maggiori è necessario ricorrere ad
architetture non multiplexate, come quella della scheda riportata in figura 29), che
campiona alla frequenza massima di 10 MS/s (12 bit). In questo caso il sistema di
condizionamento ed acquisizione è replicato per ogni canale analogico in ingresso.
La scheda contiene anche i filtri antialiasing analogici programmabili (50 o 500kHz).
Queste schede sono corredate di driver e pacchetti software molto evoluti (VI di
Labview) che consentono un utilizzo versatile e molto facilitato.
Le modalità di acquisizione, supportate in genere dall’hardware e dal software, sono:
untimed single point: lettura di un campione con comando software, se si utilizzano
sistemi operativi standard come Windows
questo non garantisce una
temporizzazione precisa dell campionamento
timed single point: lettura di un campione dal buffer, il campionamento viene
comunque temporizzato dal clock della scheda.
Buffered: un certo numero di campioni viene acquisito in modo timed (temporizzato
dal clock della scheda) e salvato sul buffer FIFO i campioni vengono poi trasferiti al
PC (scarsamente utili nei sistemi di controllo).
Stream to disk: dipendentementemente dall’hardware del sistema che ospita la
scheda è possibile acquisire e salvare direttamente sulla memoria di massa a
velocità anche pari ad 8 MS/s.
5.8.1. Connessione di ingressi analogici
In figura 31 sono riassunti gli schemi di connessione possibili, per gli ingressi
analogici di schede di acquisizione del tipo riportato in figura 28.
Le prestazioni del sistema di acquisizione dipendono dallo schema di connessione
scelto, particolarmente critico risulta il caso in cui sia la sorgente analogica che il
sistema di condizionamento siano riferiti a terra in punti diversi. In tal caso la diversa
tensione dei riferementi di terra, Vg, viene a trovarsi in serie alla tensione di misura.
Poichè i collegamenti di terra non sono a resistenza nulla e le correnti che vi
circolano sono di elevato valore (dipendentemente dalle utenze collegate), questa
tensione può essere anche molto maggiore della tensione sotto misura.
132
Figura 31. Schemi di connessione degli ingressi di una DAQ
133
5.9. Standard di Comunicazione per L’Interfacciamento dei
Componenti dei Sistemi di Misura Automatici
Uno standard di comunicazione specifica le principali caratteristiche dell’hardware
(elettrico e meccanico), del protocollo e del software di basso livello di un sistema di
interfacciamento fra sistemi elettronici.
A seconda delle scelte realizzative per l’interfaccia e per il protocollo si otterranno
diverse prestazioni in termini di velocità di trasmissione (limitata dalla natura e dalla
lunghezza del mezzo trasmissivo e dalla complessità dell’interfaccia), di immunità al
rumore (dipendentemente dal mezzo trasmissivo, dalle caratteristiche dei segnali
utilizzati per la trasmissione), di lunghezza delle interconnessioni, di semplicità di
uso.
La scelta di uno standard di comunicazione deve essere effettuata considerando
essenzialmente i seguenti aspetti:
Le dimensioni del sistema di misura (nei sistemi di misura per l’automazione la
dislocazone fisica dei componenti del sistema può richiedere connessioni di
lunghezza dell’ordine delle decine o centainaia di metri, mentre per un sistema
da laboratorio le connessioni copriranno distanze dell’ordine dei metri o al più
delle decine di metri, infine per un sistema di misura compatto ospitato in un
rack possono essere sufficienti distanze inferiori al metro).
La mole di dati trasmettere (per interrogare sensori lenti la banda del sistema
di comunicazione può essere piuttosto ridotta).
La necessità di garantire tempi massimi fissati per la comunicazione (nei
sistemi di controllo occorre garantire una temporizzazione precisa per
l’acquisizione dei dati dai sensori e per l’attuazione).
La realizzazione delle interfacce di trasmissione si basa, principalmente, su due
tecniche di trasferimento dati:
Trasferimento seriale: viene trasferito un bit per volta.
Trasferimento in parallelo: viene trasferito un insieme di bit per volta.
La scelta tra l’una e l’altra è legata a diversi fattori (tipo di dati trasmessi, dispositivi
collegati,…) e viene effettuata tenendo in considerazione pregi e difetti delle due
soluzioni: la maggior velocità del trasferimento in parallelo è accompagnata da una
maggior complessità della struttura di controllo e, spesso, da problemi di affidabilità
su collegamenti per distanze elevate, per esempio superiori a qualche metro. Per
contro, la trasmissione seriale offre, in genere, maggiore semplicità nella
realizzazione del canale trasmissivo, a parità di tecnologia impiegata (cavo elettrico,
fibra ottica,…), superiore distanza tra trasmettitore e ricevitore, al prezzo di una
minore efficienza di trasmissione.
Nella letteratura tecnica si incontrano parecchie proposte di standard di interfaccia,
sia nel caso di comunicazioni seriali, sia nel caso di trasferimenti in parallelo. Nel
seguito verranno presi in esame due tra le più diffuse modalità per la connessione di
strumenti elettronici di misura ad un calcolatore:
134
Lo standard RS-232
Lo standard IEEE 488
E’ da notare che sebbene questi due standard siano ad oggi i più diffusi, altri
standard di comunicazione sviluppati per altri settori applicativi si stanno diffondendo
anche per il controllo della strumentazione. Tra gli altri, due esempi significativi sono
costituiti dalllo standard USB (Universal Serial Bus) e dal protocollo ETHERNET.
L’USB è stato sviluppato originariamente per connettere PC a periferiche quali
stampanti, scanner e dischi. Negli ultimi due anni il numero di computer dotati di
interfaccia USB è aumentato in maniera significativa. Questo standard ha alcune
caratteristiche che lo rendono vantaggioso, velocità elevata, facilità di utilizzo e di
connettività. L’USB 1.1 prevede una massima velocità di trasmissione di 1.5 Mbit/s,
ma già la generazione successiva, USB 2, supera questo limite offrendo velocità
massime di 60 Mbit/s; è una tecnologia plug and play. Fino a 127 dispositivi possono
essere connessi alla stessa porta con cavi (max 30 m) flessibili. D’altra parte la
tecnologia USB non è uno standard industriale, e le sue prestazioni non sono
garantite in ambienti rumorosi.
Recentemente, i produttori di strumentazione elettronica hanno cominciato ad includere tra le possibili
interfaccie di comunicazione di strumenti stand-alone, l’interfaccia Ethernet. Questa scelta è obbligata
vista la sua diffusione in altri campi di applicazione e porta ad indubbi vantaggi quali elavata velocità
(10 Mb/s o 100 Mb/s), facilità di condivisione degli strumenti tra diversi utenti e pubblicazione
efficiente dei risulati della misura, tuttavia pone anche dei problemi nelle applicazioni che riguardano il
controllo di strumentazione, legati all’ assenza di determinismo temporale nelle comunicazioni e alla
sicurezza.
5.9.1. Interfaccia Seriale RS232
Nasce per l’interfacciamento di un’ unità centrale (DTE, Data Terminal Equipment)
ed una dispositivo di comunicazione (DCE, Data Communication Equipment che può
essere una periferica di varia natura, ad esempio una stampante, un modem,
strumentazione elettronica, etc..)
Prevede una modalità di cumunicazione molto semplice, il canale fisico di
trasmissione può essere costituito nel caso più semplice da soli tre conduttori, due
per la trasmissione dei dati ed il terzo per il riferimento dei potenziali elettrici. Inoltre
le distanze percorribili con questo metodo di trasmissione sono, in generale,
sufficienti per le normali esigenze di un sistema di misura o nella pratica industriale,
dal momento che è possibile coprire facilmente una decina di metri.
La connessione tra periferica e calcolatore secondo lo standard RS-232 è del tipo
“da punto a punto” e prevede cioè un trasmettitore ed un ricevitore. Il cavo di
collegamento tra periferica e calcolatore è costituito da più conduttori: lo standard
fissa il significato assunto da ciascuno di essi. Al contrario, non stabilisce
univocamente un tipo di connettore da utilizzare, ma il modello DB-25 a 25 pin è
quello più usato, insieme alla versione minima DB-9 a 9 pin.
Il connettore femmina dovrebbe, di norma, essere associato a DCE, cioè la
periferica, il connettore maschio a DTE (Data Terminal Equipment), il computer.
Lo scambio di dati avviene formando un frame molto semplice costituito da gruppi di
8 bit informativi e da due bit di controllo START e STOP (vedi figura 32). La
135
rappresentazione dei dati è ASCII a 7 bit l’ottavo bit viene utilizzato per il controllo di
parità.
7 bit (ASCII)
STOP
PARITY BIT
IDLING BITS START
BIT
0
0/1
1
IDLING BITS
1
1
START
BIT
Figura 32. Pacchetto trasmesso secondo lo standard RS-232
Il ricevitore ed il trasmettitore devono avere clock di frequenza nominalmente identica
con uno scarto ammissibile entro il 3%.
In realtà il ricevitore opera ad una frequenza che è 16 volte la frequenza del
trasmettitore, in questo modo la sincronizzazione del ricevitore e del trasmittore
avviene in modo molto semplice, secondo lo schema in figura 33. Dopo il fronte di
discesa rivelato sulla linea di ricezione dati (fronte dello start bit) il ricevitore
campiona RXD con 16 fTX, quando rileva otto 0 logici consecuitivi, individua l’istante
centrale del bit trasmesso e dà inizio al campionamento a frequenza pari ad fTX
proprio da quell’istante.
START
BIT
Sample
from here with
fTX
0
0
0
0
0
0
0
0
0
0
0
0
fRX=16 fTX
Figura 33. Schema di sncronizzazione tra ricevitore e trasmettitore
I segnali principali definiti dallo standard ed la loro gestione sono riportati nella
tabella 2:
pin #
(25 poli)
1
Nome del segnale
TXDTransmit Data
3
RXD
Receive Data
RTS
Request To Send
Funzione
Normalmente collegato alla struttura esterna
di uno dei dispositivi, il DCE o il DTE, e
opportunamente collegato a terra.
Protective Ground
2
4
direzione
dal DTE
(periferica)
a DCE (computer)
dal DCE a DTE
Dal DTE al DCE
Linea di trasmissione dei bit di informazione
Linea di trasmissione dei bit di informazione
Abilita i circuiti di trasmissione. Questo
segnale, in combinazione con Clear To Send,
coordina il trasferimento. Indica al DCE che
deve ricevere dati dal DTE.
136
5
CTS
Clear To Send
Dal DCE al DTE
Segnale di risposta a DTE. Quando attivo,
indica a DTE che la trasmissione può iniziare
6
DTS
Data Set Ready
Dal DCE al DTE
7
SG
Signal Ground
Con questa linea DCE avvisa DTE che il
canale di comunicazione è disponibile, cioè
che DCE è pronto a trasmettere o a ricevere
Riferimento di tensione per tutti gli altri
segnali.
8
DCD
Receive Line
Signal Detect (or
Data Carrier
Detect)
DTR
Data Terminal
Ready
Dal DCE al DTE
DCE utilizza questa linea per segnalare a DTE
che sta ricevendo un “buon segnale”, cioè una
portante analogica in grado di assicurare una
demodulazione dei dati ricevuti priva di errori.
Dal DTE al DCE
Se questo segnale è a livello logico 1, DCE
viene informato che DTE è pronto per la
ricezione. Il segnale DTR deve essere attivo
prima che DCE attivi il segnale Data Set
Ready, indicando così di essere connesso al
canale di comunicazione. Se il segnale DTR
assume il valore logico 0, DCE interrompe la
trasmissione in corso.
RI
Ring Indicator
Dal DCE al DTE
Linea usata da DCE per segnalare a DTE che
sta
per
giungere
una
richiesta
di
collegamento. Il segnale Ring Indicator viene
mantenuto sempre a livello logico 0, tranne
quando DCE riceve un segnale di chiamata in
arrivo.
20
22
Tabella 2. Segnali definiti nello standard RS232
RI
COMPUTER
DTR
DCD
DSR
CTS
RTS
RXD
TXD
modem
Figura 33. Schema di connessione tra un DTE ed un DCE
Si osservi che un segnale è considerato attivo quando è a livello logico 1. Il Livello
logico 0 è associato ad una tension tra 3V e 15 V, mentre l’1 tra –3V e -15V (logica
negata).
In realtà è possibile collegare anche due dispositivi di tipo DTE creando un null
terminal, cioè collegando le linee dell’interfaccia in modo che ciascun DTE appaia un
DCE all’altro computer. E’ possibile realizzare questo collegamento prevedendo la
gestione hardware dell’handshaking, o a tre fili senza alcuna gestione hardware
dell’handshaking. In questo caso si può effettuare un handshaking software
(protocollo X-on/X-off) in cui si prevede di aprire e chiudere i messaggi con caratteri
speciali.
137
DTE
GND
TXD
RXD
RTS
CTS
DSR
SG
DCD
DTR
GND
TXD
RXD
RTS
CTS
DSR
SG
DCD
DTR
DTE
DTE
GND
TXD
RXD
RTS
CTS
DSR
SG
DCD
DTR
GND
TXD
RXD
RTS
CTS
DSR
SG
DCD
DTR
DTE
figura 34-schema di connessione tra due DTE, creando un null terminal, a) gestione
dell’handshaking b)a tre fili senza gestione dell’handshaking.
Le tensioni lette in corrispondenza al ricevitore sono diverse da quelle imposte al
trasmettitore: tale definizione dei livelli di tensione permette di compensare le cadute
di tensione lungo il cavo (canale di trasmissione). Questi effetti sono dovuti per lo più
alla capacità associata al cavo. Lo standard impone una capacità massima di carico
pari a 2500 pF: poiché un metro di cavo presenta tipicamente una capacità di circa
130 pF, la lunghezza massima accettabile risulta attorno ai 17 m. Chiaramente si
tratta di un calcolo approssimato; nella pratica si riescono a coprire distanze
massime dell’ordine dei 30 m, quando si impieghino cavi con bassa capacità oppure
nel caso di ridotte velocità di trasmissione o ancora impiegando tecniche software di
correzione degli errori di trasmissione.
Lo standard RS-232 è molto diffuso, tuttavia esistono altri standard seriali che
superano alcuni dei suoi limiti, i più diffusi sono riassunti nella tabella seguente.
Ricevitori e
Driver
Connettività
Max.
Lunghezza
Banda
RS232
Single ended
RS422
Differenziale
RS423
Single ended
RS485
Differenziale
1 trasmettitore
1 ricevitore
15 m
(30 m)
20 kbit/s
1 driver
10 rivcevitori
1200 m
(4 km)
10 Mbit/s
1 driver
10 ricevitori
1200 m
32 driver
32 ricevitori
1200 m
(4 km)
10 Mbit/s
100 kbit/s
Tabella 3. Schema relativo ad alcuni standard seriali
5.9.2. I Sistemi Automatici di Misura: il Protocollo IEEE 488
Lo standard IEEE 488 (IEC 625, IEEE 488, ANSI MC1) nasce con gli obiettivi di:
1. Definire un sistema di interconnessione su breve distanza.
2. Rendere possibile l’integrazione di strumenti di diversi costruttori in un unico
sistema.
3. Permettere lo scambio dati ad una velocità sufficientemente elevata (fino ad
1MByte/s).
Nello standard 488.1 le funzioni di interfaccia sono chiaramente distinte dalle funzioni
svolte dai dispositivi; i costruttori sono liberi di implementare queste ultime a loro
discrezione utilizzando, per il comando dei dispositivi, opportune istruzioni inviate sul
bus, le quali possono variare a seconda del dispositivo specifico.
138
Una successiva revisione dello standard ha avuto come risultato una nuova versione
dello stesso, denominata IEEE 488.2. In tale nuovo insieme di norme, sono definiti
anche I protocolli per la comunicazione tra i dispositivi e l’host, il formato della
trasmissione dei dati sul bus ed infine sono fornite utili linee guida alla
programmazione dei dispositivi. A tale proposito si ricorda la presenza delle
indicazioni fornite dal consorzio SCPI (Standard Commands for Programmable
Instruments), le quali sono perfettamente compatibili con le norme dello standard
IEEE 488.2. Le indicazioni fornite da SCPI riguardano la sintassi e il significato
associato ai comandi scambiati tra host e strumenti.
I connettori 488 hanno una particolare struttura meccanica, rigorosamente stabilita
dallo standard, e presentano 24 terminazioni o pin.
Le caratteristiche essenziali dello standard IEEE 488 possono essere riassunte come
segue:
1. Il bus è formato da 24 linee, 8 linee dati DIO0-7 (sulle quali viaggiano anche, a
seconda del valore della linea ATN, i comandi multilinea), 3 linee per il
protocollo di Handshake e 5 linee di comando (unilinea) (ATN, IFC, REN,
SRQ, EOI), e 8 linee di massa.
2. Utilizza logica negata con livelli TTL compatibili, utilizza per le linee del bus
driver TTL open collector o tri-state allo scopo di ridurre il consumo di corrente
nello stato logico falso e utilizza la connessione wired-or (logica negata).
3. Il codice utilizzato per il protocollo è l’ASCII a 7 bit più un ulteriore bit di parità.
4. Il sistema ammette di interconnettere un massimo di 15 strumenti (di cui
almeno 2/3 autoalimentati) oppure un numero N di strumenti tali che la
lunghezza della connessione sia al massimo 2*N metri ma che non superi i 20
m. Pertanto il numero massimo di strumenti connettibili è vincolato dalla più
restrittiva delle due condizioni enunciate sopra.
5. La connessione può avvenire in modo daisy chain (festone) oppure a stella
come mostrato in figura 36.
Oscilloscopio
PC
Oscilloscopio
PC
Generatore di
Funzioni
Generatore di
Funzioni
Multimetro
Figura 36. Schema di connessione a festone oppure a stella
Si noti che la limitazione di distanza è in realtà solo apparente. Infatti esistono sul
mercato opportuni dispositivi (REPEATER) che consentono di realizzare
collegamenti più lunghi. Al limite, attraverso convertitori di protocollo 488-
139
ETHERNET, è possibile connettere due sottostazioni di strumenti, collegate al bus
488, mediante rete ethernet, in modo da coprire distanze molto maggiori.
Lo standard prevede un solo controller del bus che stabilisce i ruoli di tutti i
componenti del sistema e gestisce il bus.
Ciascun dispositivo connesso è individuato da un indirizzo (che va da 0 a 30) e può
agire come Listener (il dispositivo riceve, quindi più strumenti contemporaneamente
possono essere in questo stato), o come Talker (il dispositivo è l’unico a
trasmettere), è il Controller (generalmente il PC) che attribuisce di volta in volta la
capacità di funzionare come listener oppure come talker. Ciascun dispositivo può
infine essere nello stato Idle (in grado di ricevere dal controllore i segnali che ne
facciano commutare lo stato).
Dispositivo 1
Dispositivo 2
Dispositivo3
8 Linee DI/O
BUS
5 Linee Gestione Apparati Interconnessi
3 Linee per il protocollo di Hanshake
Figura 37. Struttura del Bus IEEE 488. Si individuano le 8 linee per il trasferimento dati, le 5
linee per la gestione delle periferiche, e le 3 linee del protocollo di trasmissione.
Il trasferimento di dati sul bus prevede un protocollo di handshaking che utilizza le
tre linee DAV (Data Valid), NRFD (Not Ready for Data), NDAC (Not Data Accepted).
Fintanto che tutti i dispositivi listner non sono pronti per ricevere un dato la linea
NRFD rimane bassa (la logica è negata e quindi nello stato logico vero), non appena
tutti i dispositivi sono potenzialmente pronti per ricevere un dato tale linea viene
negata e passa allo stato logico falso. Tutti i listner devono pilotare la linea NFRD e
la linea NDAC (in wired or).
La sorgente emette il primo pacchetto dati sulle linee DIO e dopo un tempo
sufficientemente lungo per fare estinguere i transitori, se NRFD è alta e NDAC è
bassa, abbassa la linea DAV. Da questo momento i dispositivi cominciano ad
acquisire il dato asserendo la linea NRFD in modo da inibire l’invio di ulteriori
pacchetti. Quando tutti i dispositivi hanno acquisito il dato (in tale senso il più lento è
140
vincolante) la linea NDAC viene negata per avvertire il controller che tutti i dispositivi
hanno ricevuto l’informazione.
Il processo si ripete come mostrato in figura 38.
DIO0-7
DATI
DATI
DAV
NRFD
NDAC
Figura 38. Schema del funzionamento del protocollo di Handshake
Come già accennato in precedenza sulle 8 linee DIO possono essere trasmessi
comandi oppure dati a seconda di come il controllore gestisce il segnale ATN. Se la
linea ATN è asserita infatti i livelli delle linee di DIO devono essere acquisiti ed
interpretati come comandi da tutti i componenti del sistema, mentre se ATN è
disasserito i livelli delle linee DIO devono essere interpretati come dati e acquisiti
soltanto dai LISTNER.
Le tipologie di comandi multilinea che possono essere trasmesse ai vari dispositivi
utilizzando le linee DIO sono:
1.
2.
3.
4.
Indirizzamenti
Comandi Universali
Comandi Indirizzati
Comandi Secondari
Chiaramente si deve distinguere tra i comandi IEE 488 che sono in generale device
independent perché attivano una particolare funzione di interfaccia di uno o più
ricevitori mentre i dati (che possono correre sulle stesse linee) sono device
dependent perché attivano una funzione interna di uno o più dispositivi.
Gli indirizzamenti servono a stabilire lo stato di un dispositivo, cioè a attivarlo come
LISTNER o come TALKER, il controller trasmette sulle DIO 7 bit, (l’ottavo non viene
utilizzato): i primi due (MSBs) sono utilizzati per stabilire lo stato del dispositivo, e gli
altri cinque contengono l’indirizzo IEEE488 del dispositivo (in codice binario) al quale
si vuole indirizzare il comando.
141
Più in dettaglio, Il bit più significativo del comando 488 di indirizzamento è sempre
posto a zero. Il controller pone ad 1 il bit LA per indirizzare un dispositivo come
listener, il bit TA per indirizzare un dispositivo come talker; è possibile, inoltre,
assegnare ad un dispositivo contemporaneamente i ruoli di listener e talker, settando
entrambi i bit TA e LA. Il controller utilizza normalmente l’indirizzo 0.
Ad esempio per attivare il dispositivo con indirizzo 7 come Talker viene mandato il
comando (MYTALKERADDRESS, MTA) 010 00111 mentre per configurarlo come
listener si usa il comando (MYLISTNERADDRESS, MLA) 001 00111:
I comandi multilinea universali sono ricevuti dalle apparecchiature in grado di
svolgere la funzione del comando stesso e sono codificati con un codice ASCII
standard. Tra i più importanti abbiamo:
UNT (Untalk), disabilita il parlatore attivo.
UNL (Unlisten), disabilita gli ascoltatori.
SPE (Serial Polling Enable), Abilita il polling seriale (vedi oltre)
PPU (Parallel Port Unconfigure) Disabilita i dispositivi a rispondere ad interrogazioni
di tipo parallelo.
Esistono inoltre i comandi secondari utilizzati come estensione e sempre in
combinazione con comandi universali o indirizzamenti per estendere la tipologia di
codici utilizzabile.
Infine i comandi indirizzati sono quei comandi che consentono di ricevere, in modo
selettivo, le istruzioni ai soli dispositivi abilitati come ascoltatori.
Oltre ai comandi multilinea, il controller può inviare messaggi unilinea sfruttando 5
linee del bus appositamente previste nel protocollo. Ciascuna di queste linee ha una
sua peculiare funzione, con l’eccezione del segnale EOI (End or Identify) che
acquista due significati diversi a seconda del valore della linea ATN. Le linee di
comando sono le seguenti:
1. ATN (Attention)
Linea gestita dal controllore per segnalare se il dato sulle linee DIO debba essere
inerpretato come comando multilinea o come dato.
2. REN (Remote Enable)
Serve per abilitare alla programmazione e alla gestione remota tutti I dispositivi che
riconoscono il commando
3. SRQ (Service Request)
Questa linea serve per richiedere l’attenzione del controllore da parte di un
dispositivo
4. IFC (Interface Clear)
Serve come segnale di reset per tutti gli strumenti e per interrompere il polling seriale
5. EOI (End or Identify)
142
Se ATN è negata serve per indicare al parlatore attivo la fine della
trasmissione di una sequenza di dati
Se ATN è asserito EOI è utilizzato dal controllore per rilevare quale sia il
dispositivo responsabile di una richiesta di polling parallelo
Fino ad adesso abbiamo soltanto citato la parola polling. In realtà questo termine
identifica il modo in cui il controllore scandisce i dispositivi per capire quale di essi
abbia fatto richiesta della sua attenzione. Si possono scegliere due strategie:
1. Polling Seriale
2. Polling Parallelo
Serial Poll
Il Serial Poll è una procedura che consente al controller di ricevere informazioni sullo
stato di un dispositivo: in particolare il controller può stabilire se uno o più dispositivi
hanno effettuato una richiesta di servizio. I dispositivi in grado di rispondere ad un
Serial Poll inviano al controller uno Status Byte, che ne descrive lo stato.
La procedura di interrogazione mediante Serial Poll prevede l’invio del comando SPE
seguito dall’abilitazione sequenziale di ciascun dispositivo collegato al bus a
rispondere al comando Serial Poll inviando il byte di stato (Status Byte). Il controller,
una volta conclusa la scansione dei dispositivi per la lettura dello status byte, deve
inviare i comandi SPD e UNT (la maggior parte dei controller permettono
l’esecuzione di tutti i precedenti passi automaticamente, attraverso chiamate a
funzioni di libreria di alto livello).
Parallel Poll
Lo scopo di tale procedura è di ottenere informazioni sullo stato dei dispositivi
connessi al bus. I dispositivi, individualmente o collettivamente, ritornano uno Status
Bit su una delle linee DIO. L’assegnazione di una linea DIO ad un dispositivo viene
effettuata attraverso interruttori, jumpers o dal controller per mezzo del comando
PPC. Quando più dispositivi rispondono collettivamente, la lettura delle linee DIO
fornisce al controller l’AND logico (se il livello logico 1 corrisponde a tensione alta) o
l’OR logico (se il livello logico 1 corrisponde a tensione bassa) dei bit di stato. Lo
standard 488 specifica che i dispositivi coinvolti debbano rispondere al Parallel Poll
entro 200 ns; il controller deve leggere la risposta 2 ms dopo lo scadere dei 200 ns di
attesa seguente al Parallel Poll.
Lo standard IEEE 488.2
Lo standard IEEE 488.2 costituisce un’estensione dello standard 488, rinominato
488.1, per distinguerlo, appunto dalla nuova versione. In accordo a tale estensione
dello standard, un’interfaccia per strumenti di misura può essere descritta come
costituita da un insieme di livelli funzionali. Il livello più basso (Remote Interface
Messages) rappresenta l’interfaccia fisica, realizzata seguendo le specifiche del bus
IEEE 488.1 (connettore, cablaggi, segnali elettrici, protocollo di handshaking, etc.).
Lo standard IEEE 488.2 definisce i seguenti livelli funzionali intermedi:
Il livello delle Syntax and Data Structures, che definisce le modalità di
intercomunicazione tra gli strumenti nonché il formato dei dati scambiati.
143
Il livello dei Common Commands and Queries.
Il livello Device Dependent Messages, che rappresenta l’insieme dei comandi che
possono essere inviati ad uno strumento affinché svolga operazioni utili, ed è definito
dal costruttore dello strumento.
Riassumendo, dunque, si noti che il protocollo 488.1 non definisce:
• Funzioni di interfaccia di uno strumento
• Formato comune di dati
• Standardizzazione dei messaggi
• Insieme di comandi comune a tutti gli strumenti
• Significato e gestione dello Status Byte di un dispositivo
Lo standard IEEE 488.2 risolve questi problemi definendo:
• Insiemi di funzioni di interfaccia che devono essere rese disponibili da parte di
uno strumento
• Formato e sintassi per i dati scambiati
• Protocollo relativo ai device-message
• Modello per il formato dello Status Byte fornito da dispositivo in seguito ad una
interrogazione
Funzioni di interfaccia obbligatorie nel protocollo 488.2
La seguente tabella elenca l’insieme di funzioni di interfaccia che uno strumento può
supportare:
In sostanza, tutti i dispositivi sono in grado di inviare e ricevere dati, richieste di
servizio e di rispondere al comando Device Clear. La tabella specifica anche le
funzioni minime che lo strumento deve poter gestire per svolgere il ruolo di controller,
per rispondere ad un Parallel Poll e per operare nelle modalità remota e locale.
144
5.9.3. Sistemi di controllo e di misura distribuiti
Figura 39
Nella figura 39 è riportato un sistema di controllo industriale in cui vari segnali digitali
ed analogici che provengono da sensori (analogici o digitali), acquisiti mediante
schede di acquisizione, vengono utilizzati da controllori di diversa natura
(microprocessori, PLC, PC) che gestiscono i singoli processi.
I controllori sono connessi tra loro o con controllori di livello gerarchico superiori
dedicati al monitoraggio dell’impianto alla compilazione dei database alla gestione e
post-processing dei dati storici.
145

Fondamenti e Richiami di Statistica per Le Misure

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