Studio e Progetto di una delay-line per convertitori tempo

Scuola Politecnica e delle Scienze di Base
Corso di Laurea in Ingegneria Informatica
Elaborato Finale in: Elettronica Generale
Studio e Progetto di una delay-line per convertitori
tempo-digitale
Candidato:
Stefano Sorrentino
Matricola:
N46/001372
Indice
Introduzione
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1 Principali Strutture Statiche Delay-Line per TDC
3
1. Basic DL-TDC . . . . . . . . . . . . . . . . . . . . . . . . . . .
3
2. Tecnica Di Vernier . . . . . . . . . . . . . . . . . . . . . . . . .
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3. Rimpicciolimento Di Impulso . . . . . . . . . . . . . . . . . . . . 7
2 Linee Di Ritardo Dinamiche
8
1. Cenni Su Elementi Dinamici Di Ritardo . . . . . . . . . . . . . .
8
2. Problematiche Relative A Catene Di ritardo Dinamiche . . . . . .
9
3 Progettazione E Simulazione
11
1. Invertitore Logica CMOS . . . . . . . . . . . . . . . . . . . . . . . 11
2. D-Latch Con Porte Di Trasmissione . . . . . . . . . . . . . . . . . 13
3. Porta NAND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
4. Linea Di Ritardo . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Osservazioni Conclusive
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Riferimenti
20
1
Introduzione
I convertitori tempo-digitale, o TDC (Time-to-Digital Converter),sono strumenti
che permetto di tradurre un intervallo di tempo in un’informazione digitale.
Sono già da tempo utilizzati nel campo della fisica delle particelle o in laser
ad alta energia ma, ultimamente, sono stati riscoperti anche nel mondo
dell’elettronica. L’applicazione più comune di un TDC è il rilevatore di fase
utilizzato spesso nei circuiti PLL(Phase-Locked Loop),ma l’utilizzo che sta più
emergendo è quello dei convertitori analogici-digitali basati su TDC, infatti il
principale vantaggio, è quello di ereditare tutti i benefici del mondo digitale
(risparmi di spazio, energetici, realizzare funzioni logiche con relativamente
piccoli circuiti e basso costo, etc..).
Vale quindi la pena di elencare le principali modalità di realizzazione di un
TDC.
I TDC, nel corso del tempo, sono stati suddivisi in più generazioni: quelli di
prima generazioni sono i TDC analogici, cioè venivano realizzati in una
conversione a due step, prima veniva convertito l’intervallo di tempo in un
voltaggio e poi il voltaggio passava per un comune ADC (Analog-to-Digital
Converter). Quelli di seconda generazione invece sono detti completamente
digitali perché non utilizzavano più il supporto di un ADC ma
si basavano su una completa circuiteria che calcolava l’intervallo di tempo
come un conteggio dei cicli di un segnale di riferimento nel rispettivo
intervallo da misurare.
Infine abbiamo i TDC di ultima generazione chiamati DL-TDC ( Delay Line
Based TDC) e cioè TDC basati su linea di ritardo che permettono di ottenere
una misurazione con maggiore risoluzione.
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Capitolo 1
Principali Strutture Statiche Delay-Line per TDC
In questo capitolo saranno presentate le principali Delay-Line per TDC
discutendo di eventuali pregi e difetti.
1.1 Basic DL-TDC
Una Basic DL-TDC è formata da due segnali, solitamente chiamati START e
STOP, dei quali il primo viene ritardato più volte con degli elementi invertitori.
Quando il segnale di START va alto la porta NAND e la catena di invertitori
fungono da oscillatore ad anello producendo il clock per il contatore
asincrono. Quando il segnale di STOP diventa alto il conteggio viene
arrestato. Ad ogni passaggio per un invertitore il segnale di START viene
campionato attraverso il segnale di STOP con un circuito giudice come
mostrato in figura 1.1.
Fig.1.1 segnale di START ritardato campionato attraverso segnale di STOP
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Se il segnale di START era alto prima dell’arrivo del segnale di STOP allora
viene campionato un valore alto (1) altrimenti basso (0). Una circuiteria adatta
a questo compito può facilmente essere implementata mediante un D-latch.
Uno schema della Basic DL-TDC è mostrato in figura 1.2
Fig. 1.2 Schema di una Basic DL-TDC con anello oscillatore
Ovviamente il contatore ritorna una misurazione più grossolana mentre il Dlatch una più fine.
Questa soluzione presenta pero 2 problematiche: la prima riguarda la
risoluzione. Sebbene essa sia ridotta all’ordine di qualche ps rimane
comunque limitata per applicazioni ad alte prestazioni. La seconda
problematica invece riguarda la non-linearità. Se i gli elementi della linea
ritardante non sono opportunamente dimensionati in fase di progettazione la
non linearità del sistema diventa ingestibile.
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1.2 Tecnica di Vernier
I TDC basati sulla tecnica di Vernier cercano di risolvere il problema della
risoluzione andando ad usare una doppia linea di ritardo. In particolare invece
di utilizzare degli elementi buffer sulla sola linea di ritardo del segnale di
START vengono utilizzati elementi buffer anche sulla linea di STOP.
uno configurazione tipica di un TDC basato su tecnica di Vernier è mostrato
in figura 1.3
Fig. 1.3 Schema di un TDC basato su tecnica di Vernier
In questo caso la misurazione avviene attraverso un confronto diretto tra i
due segnali: siccome entrambi i segnali vengono ritardati prima o poi (tra un
elemento di ritardo e un altro) tendono ad avere la stessa fase. In questo
preciso momento nell’N-esimo latch ci sarà una transizione basso-alto e sarà
quindi possibile determinare l’intervallo di tempo.
Il grosso vantaggio di questa soluzione consiste nel guadagno in risoluzione,
infatti (a differenza della Basic in cui dipendeva dal singolo elemento di
ritardo) dipende dalla differenza dei ritardi tra i singoli elementi delle linee di
ritardo, in particolare, prendendo in riferimento la figura 1.3 la risoluzione
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risulterà essere
|𝑡1 − 𝑡2|
Scegliendo quindi elementi di ritardo molto simili tra di loro si possono
ottenere risoluzioni elevate a discapito del tempo di misura, infatti, se i
segnali sono molto sfasati, ci vorranno più elementi di ritardo per renderli
identici in fase e quindi più tempo per effettuare la misurazione e, inoltre,
scegliere elementi di ritardo simili tra loro è alquanto complicato, infatti, basta
un piccolo errore in fase di costruzione dei mosfet, che compongono gli
elementi di ritardo, per variare i loro parametri e rendere quindi variabile la
differenza tra i ritardi.
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1.3 Rimpicciolimento di impulso
Il TDC basato su rimpicciolimento di impulso ha una delay line progettata in
modo tale che gli invertitori siano dimensionati in maniera differente; infatti
questo comporta che ad ogni passaggio l’impulso tende a ridursi fino ad
azzerarsi. Una stima del tempo da misurare può essere ottenuta tenendo in
considerazione il numero di passaggi effettuati dall’impulso. Un’architettura
base per il rimpicciolimento di impulso è visibile in figura 1.4
Fig. 1.4 Schema base di rimpicciolimento di impulso
Il principale vantaggio di questa soluzione sta nella ridotta area richiesta
perché gli elementi di ritardo possono essere messi indipendentemente dal
range richiesto. Questo tipo di delay line però non è adatta per convertitori ad
alta risoluzione poiché il rateo di rimpicciolimento del dell’impulso deve
essere ridotto e di conseguenza bisogna aumentare il numero di stadi e di
conseguenza il costo.
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Capitolo 2
Linee di ritardo dinamiche
In questo capitolo saranno trattati i vantaggi e le problematiche relative
all’utilizzo di linee di ritardo con elementi digitali dinamici.
2.1 Cenni su elementi dinamici di ritardo
Prendendo in considerazione il TDC descritto nel paragrafo 1.1, la risoluzione
del convertitore dipende sostanzialmente dal ritardo del singolo elemento
presente nell’anello ritardatore, di conseguenza più questo ritardo diventa
piccolo maggiore sarà la risoluzione. Un elemento di ritardo realizzato con
logica dinamica, presenta il grosso vantaggio di ridurre il tempo di
propagazione (rispetto ad un normale invertitore realizzato con logica CMOS)
e quindi un minore ritardo.
Un elemento in logica dinamica è schematizzato in figura 2.1
Fig. 2.1 Schema di un elemento di ritardo dinamico
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Il segnale ϕ permette all’elemento di realizzare una qualsiasi funzione logica
schematizzata nel blocco PDN. In particolare, quando ϕ=0 siamo in fase di
“precarica”, cioè, Qp carica la capacità fittizia Cl mentre Qe è interdetto;
quando ϕ=1 siamo in fase di “valutazione”, cioè, Qp è interdetto e Qe
permette alla capacità Cl di scaricarsi ed è solo ora che l’uscita può
finalmente essere calcolata.
2.2 Problematiche relative a catene di ritardo dinamiche
Nel caso del TDC sopra citato, ci vorrebbe una catena di questi elementi che
realizzano la funzione di invertitore; questa soluzione ha il problema della
“race condition” legata al periodi di valutazione. Prendiamo in considerazione
due invertitori realizzati in logica dinamica per esaminare nel dettaglio il
problema (Fig. 2.2).
Fig. 2.2 Problematica della race condition
Durante la fase di precarica(ϕ=0) i due PMOS si caricano alla tensione VDD.
Durante la fase di valutazione(ϕ=1) insorge il problema; il primo stadio della
catena di ritardo inizia a scaricarsi tramite il ramo della logica NMOS, ma
contemporaneamente, il secondo stadio della catena potrebbe andare in
conduzione (se gli input lo permettono) scaricandosi prima che il primo stadio
finisca di valutare rendendo l’uscita impredicibile.
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In letteratura esistono diversi modi per risolvere questo problema uno di
questi è la logica NORA (No Race). Questa logica consiste nel cambiare la
catena con elementi in logica NMOS ed elementi in logica PMOS. Come si
evince dalla figura 2.3, gli elementi NMOS sono i normali elementi dinamici
esaminati nel paragrafo precedente, mentre quelli PMOS usano un clock
negato, una logica PMOS e l’uscita è presa subito dopo il blocco di logica.
Fig. 2.3 Schema di un circuito NORA
L’inversione dei segnali di controllo garantisce l’eliminazione della race
condition; infatti quando il clock va basso gli stadi NMOS si precaricano al
valore di VDD mentre gli stadi PMOS al valore di massa; in fase di
valutazione avviene la situazione duale.
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Capitolo 3
Progettazione e Simulazione
In questo capitolo sarà trattato un esempio di progettazione di TDC mostrato
in fig. 1.2 con 4 invertitori per la linea di ritardo e 4 D-latch. Per la simulazione
della linea di ritardo ho scelto il software LTSpicesIV.
3.1 Invertitore logica CMOS
In fig. 3.1 è mostrato la logica CMOS per un invertitore. Per il
dimensionamento delle gate ho scelto una lunghezza(L) pari a 28nm e uno
spessore(W) pari a 50nm.In particolare, per rendere i tempi di propagazione
simmetrici, ho scelto una Wn pari a 50nm e Wp = 2.5Wn, cioè,125nm. Wp e Wn
si riferiscono rispettivamente alla W del mosfet a canale p e a quella del
mosfet a canale n. VDD non è altro che la tensione di alimentazione del
circuito e l’ho scelta di 2.5V, poiché la tensione di abilitazione dei mosfet è
dell’ordine dell’unità.
Fig. 3.1 Schema realizzativo invertitore in logica CMOS
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Qui di seguito è riportata la simulazione dell’invertitore di 20 ns riportando in
ingresso un segnale ad onda quadra (segnale verde) e il corrispondente
complemento (segnale blu).
Fig. 3.2 Simulazione invertitore CMOS
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3.2 D-latch con porte di trasmissione
Introduzione D-latch
In figura 3.3 è presente lo schema generale di un D-latch dove sono riportati il
segnale in ingresso D, il segnale di abilitazione ck e il suo complemento -ck,
l’uscita Q, VDD che rappresenta la tensione di alimentazione e gli elementi
cerchiati che rappresentano le porte di trasmissione.
Fig. 3.3 Schema realizzativo D-latch
Questo dispositivo ha due stati di funzionamento: stato di trasparenza, ovvero
quando il segnale di abilitazione è alto, e stato di memorizzazione, quando il
segnale è basso. Durante lo stato di trasparenza la prima porta di
trasmissione lascia passare l’ingresso D e l’uscita Q lo segue. Durante l’altro
stato l’ingresso D viene bloccato e l’uscita corrisponde all’ultimo valore di D.
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Progettazione
Per la simulazione ho scelto di utilizzare, per gli invertitori, i dati già discussi
precedentemente poiché non ci sono particolari vincoli per il D-latch. Per
quanto riguarda le porte di trasmissione, siccome il ritardo introdotto dipende
sostanzialmente dalle capacità di drain e source dei mosfet, che sono del
tutto trascurabili rispetto a quella di gate, ho scelto di dimensionarli allo
stesso modo degli invertitori. La problematica maggiore riguarda l’ottenimento
del complemento del segnale di abilitazione. Il modo più semplice per
ottenerlo è utilizzare un invertitore, ma questo comporta aggiungere un
ritardo alla porta di trasmissione che va ad inficiare il suo funzionamento,
poiché vorremmo che entrambi i segnali ck e –ck arrivino in maniera quasi
contemporanea. Per questo motivo ho scelto di utilizzare un invertitore
sovradimensionato per rendere trascurabile il ritardo che esso introduce,
infatti, si può dimostrare che il ritardo introdotto da un invertitore è
inversamente proporzionale alla larghezza della sua gate. Ho dunque scelto
di aggiungere un invertitore dimensionato come segue:
Ln=28nm Wn=100nm Lp=28nm Wp=250nm
Ovviamente i pedici n e p si riferiscono rispettivamente al mosfet a canale n e
p ed è mantenuto il rapporto 1:2.5 tra Wn e Wp per garantire simmetria tra i
tempi di propagazione.
Qui di seguito è riportata la simulazione del D-latch con in ingresso un
segnale ad onda quadra (segnale verde), il segnale di abilitazione (segnale
blu), e l’uscita del dispositivo (segnale rosso).
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Fig. 3.4 Simulazione D-latch
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3.3 Porta NAND
La funzione logica NAND può facilmente essere realizzata in logica CMOS
come mostrato nella fig. 3.5.Per il dimensionamento della rete di pull-up, ho
scelto le stesse caratteristiche illustrate per il mosfet a canale n dell’invertitore
descritto nel paragrafo 3.1.Per la rete di pull-down, siccome deve essere
realizzata in previsione del caso peggiore(quando tutti gli ingressi sono alti),
ho scelto di sovradimensionare ogni singolo mosfet rendendo la loro W
doppia rispetto a quella dei mosfet a canale p. L’alimentazione(VDD) l’ho
posta a 2.5V, i segnali a e b corrispondono ovviamente agli ingressi e OUT
all’uscita.
Fig. 3.5 Schema realizzativo porta NAND
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Per la simulazione ho scelto di modellare opportunamente i segnali a e b in
modo tale che venga verificato per ogni tipo di ingresso la relativa uscita,
infatti riferendosi alla tabella in fig. 3.6, è possibile notare che tra 0 e 5 ns si è
simulato doppio ingresso con valore logico basso, tra 5 e 10 il primo alto e il
secondo basso, tra 10 e 15 l’inverso e tra 15 e 20 entrambi alti.
Fig. 3.6 Simulazione porta NAND, segnale a in verde, segnale b in blu uscita in rosso
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3.4 Linea di ritardo
La linea di ritardo è ottenuta mettendo semplicemente 4 invertitori in cascata
l’uno con l’altro come mostrato in fig. 3.7.
Fig. 3.7 Linea di ritardo
Nella fig. 3.8 è riportato uno zoom della simulazione dai cui si può facilmente
evincere che il ritardo prodotto dalla linea risulta essere pari a circa 6ps
rientrando nei parametri discussi nel paragrafo 1.1.
Fig. 3.8 Ritardo prodotto
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Osservazioni Conclusive
Nel progetto proposto sono stati presi in considerazione valori scelti ai fini
della simulazione, però, si può andare a manipolare il ritardo prodotto da ogni
singolo invertitore tenendo in considerazione la seguente formula
𝑡𝑝 =
𝐶 𝑉𝐷𝐷/2
𝐼𝐷
Dove tp rappresenta il tempo di propagazione, C la capacità in ingresso
all’invertitore, VDD la tensione di alimentazione e ID la corrente di drain del
singolo mosfet. Questa formula può essere presa in considerazione per
stimare il tempo di ritardo di tutta la linea trascurando la capacità dei D-latch;
se infatti si prende in considerazione la figura 1.2 si può notare che ad ogni
stadio di ritardo la capacità in ingresso dipende non solo dal singolo
invertitore ma anche dal D-latch. Quest’ultima capacità può essere trascurata
perché, come già analizzato nel paragrafo relativo allo studio del D-latch, è
composta soltanto dalla capacità di drain-source, che è presente nella porta
di trasmissione, e risulta essere molto ridotta rispetto alla capacità di gate,
che rappresenta la capacità d’ingresso dell’invertitore.
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Riferimenti
[1] Slide corso di elettronica generale Prof. Nicola Petra
[2] Dynamic Logic Circuits A. Marzuki
(http://ee.eng.usm.my/eeacad/arjuna/dynamlogicircuitII.pdf)
[3] Time to Digital Converter Springer Cpt. 2
[4] NORA based TDC in 90nm CMOS
N. Petra, S.Russo, D.DeCaro, E.Napoli, G.Barbarino, A.G.M.Strollo.
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