Elettronica di lettura per il sistema tracciante di LHCf

Transcript

Università degli Studi di Firenze
Facoltà di Scienze Matematiche Fisiche e Naturali
Tesi di laurea in Fisica
Elettronica di lettura per il sistema
tracciante di LHCf
Laureando:
Andrea Viciani
Relatore:
Prof. Oscar Adriani
Firenze, 23 gennaio 2007
Anno Accademico 2005 - 2006
Ai miei nonni
Indice
Lista delle figure
vi
Lista delle tabelle
vii
Introduzione
ix
1
2
3
La fisica dei raggi cosmici
1.1 Natura dei raggi cosmici . . . . . . . . . . . . . . . . .
1.1.1 Spettro dei raggi cosmici . . . . . . . . . . . . .
1.1.2 Provenienza dei raggi cosmici . . . . . . . . . .
1.1.3 Tecniche di rivelazione . . . . . . . . . . . . . .
1.1.4 Composizione chimica . . . . . . . . . . . . . .
1.2 I raggi cosmici di elevata energia e il taglio GZK . . . .
1.2.1 Evidenze sperimentali del taglio GZK . . . . . .
1.3 Dipendenza dello sviluppo degli EAS dal modello usato
1.4 La nascita dell’esperimento LHCf . . . . . . . . . . . .
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33
Elettronica di LHCf
3.1 Il chip di front end . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.1 Richieste generiche per LHC . . . . . . . . . . . . . . . . . . . . .
3.1.2 Richieste per LHCf . . . . . . . . . . . . . . . . . . . . . . . . . .
35
36
36
37
Apparato sperimentale
2.1 Il Large Hadron Collider (LHC) . . . . . . . . . . .
2.2 LHCf . . . . . . . . . . . . . . . . . . . . . . . . .
2.3 La TAN . . . . . . . . . . . . . . . . . . . . . . . .
2.4 ARM #1 . . . . . . . . . . . . . . . . . . . . . . . .
2.5 ARM #2 . . . . . . . . . . . . . . . . . . . . . . . .
2.5.1 I rivelatori al silicio . . . . . . . . . . . . . .
2.5.2 I sensori . . . . . . . . . . . . . . . . . . . .
2.5.3 Gli ibridi . . . . . . . . . . . . . . . . . . .
2.6 Progettazione dei calorimetri di LHCf . . . . . . . .
2.6.1 Ottimizzazione del calorimetro e accettanza .
2.6.2 Discriminazione fotoni/neutroni . . . . . . .
2.6.3 Ricostruzione di π 0 . . . . . . . . . . . . . .
2.6.4 Distribuzione energetica e rate aspettato per γ
i
ii
INDICE
3.2
3.3
Schema dell’elettronica della parte tracciante di LHCf .
Segnali impiegati . . . . . . . . . . . . . . . . . . . .
3.3.1 Protocollo LVDS . . . . . . . . . . . . . . . .
3.3.2 Protocollo I2 C . . . . . . . . . . . . . . . . .
4 Elettronica di front end: il chip PACE e il circuito ibrido
4.1 Introduzione . . . . . . . . . . . . . . . . . . . . . .
4.2 Il chip PACE . . . . . . . . . . . . . . . . . . . . .
4.2.1 La catena analogica . . . . . . . . . . . . . .
4.2.2 Registri I2 C . . . . . . . . . . . . . . . . . .
4.3 Misure preliminari . . . . . . . . . . . . . . . . . .
4.3.1 Misure di linearità . . . . . . . . . . . . . .
4.3.2 Misure di formazione del segnale . . . . . .
4.4 Gli ibridi di LHCf . . . . . . . . . . . . . . . . . . .
4.4.1 Misure su Ibrido . . . . . . . . . . . . . . .
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5 Elettronica di readout
5.1 Anello di controllo . . . . . . . . . . . . . . . . . . .
5.1.1 Ridondanza . . . . . . . . . . . . . . . . . . .
5.1.2 DOH . . . . . . . . . . . . . . . . . . . . . .
5.1.3 CCUM . . . . . . . . . . . . . . . . . . . . .
5.1.4 CCU . . . . . . . . . . . . . . . . . . . . . .
5.1.5 Modularità . . . . . . . . . . . . . . . . . . .
5.2 Scheda madre o FED . . . . . . . . . . . . . . . . . .
5.2.1 Distribuzione del clock e dei controlli “veloci”
5.3 GOH . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3.1 GOL . . . . . . . . . . . . . . . . . . . . . .
5.3.2 QPLL . . . . . . . . . . . . . . . . . . . . . .
5.4 Piggy-ADC . . . . . . . . . . . . . . . . . . . . . . .
5.4.1 Gli ADC . . . . . . . . . . . . . . . . . . . .
5.5 Gestione dei dati . . . . . . . . . . . . . . . . . . . .
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6 Elettronica di controllo e DAQ
6.1 Le schede di controllo: TSC e FEC . . . . . . . . . . . . . . . . . . . . .
6.1.1 La scheda per la gestione del trigger: Trigger Sequencer Card . .
6.1.2 Il funzionamento della TSC . . . . . . . . . . . . . . . . . . . .
6.1.3 Registri interni . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.1.4 La scheda di gestione dei comandi di controllo: Front End Control
6.1.5 Funzionamento del FEC . . . . . . . . . . . . . . . . . . . . . .
6.1.6 Protocollo dell’anello di controllo . . . . . . . . . . . . . . . . .
6.2 Il programma per gestire il FEC e la TSC . . . . . . . . . . . . . . . . .
6.2.1 Il software per la TSC . . . . . . . . . . . . . . . . . . . . . . .
6.2.2 Il programma per gestire il FEC . . . . . . . . . . . . . . . . . .
6.2.3 L’architettura del software . . . . . . . . . . . . . . . . . . . . .
6.2.4 Il programma per LHCf . . . . . . . . . . . . . . . . . . . . . .
INDICE
6.3
7
iii
La scheda di acquisizione . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
6.3.1 Misure in laboratorio . . . . . . . . . . . . . . . . . . . . . . . . . 105
Risultati test di Ginevra
7.1 Motivazione del test . . . . . .
7.2 Concetti Base . . . . . . . . .
7.3 Note sull’apparato strumentale
7.4 Procedure inziali . . . . . . .
7.5 Risultati . . . . . . . . . . . .
Conclusioni
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A Acronimi
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Bibliografia
v
Elenco delle figure
1.1
1.2
1.3
1.4
1.5
1.6
1.7
1.8
1.9
Diagramma esplicativo dello sviluppo di uno sciame atmosferico. . . . . .
Spettro dei raggi cosmici. . . . . . . . . . . . . . . . . . . . . . . . . . . .
Spettro dei raggi cosmici normalizzato. . . . . . . . . . . . . . . . . . . .
Sviluppo di uno sciame atmosferico. . . . . . . . . . . . . . . . . . . . . .
Variazione di Xmax in funzione dell’energia del primario. . . . . . . . . . .
Attenuazione in energia di un protone durante il suo tragitto. . . . . . . . .
Spettro energetico dei raggi cosmici ad elevate energie. . . . . . . . . . . .
Sviluppo dello sciame prodotto con tagli di xF per le particelle secondarie. .
Sviluppo dello sciame in atmosfera per due modelli differenti. . . . . . . .
2
4
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2.1
2.2
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2.8
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2.10
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2.12
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2.14
2.15
2.16
Il complesso di edifici di LHC. . . . . . . . . . . . . . . . . . . . . .
I diversi acceleratori al CERN. . . . . . . . . . . . . . . . . . . . . .
Immagine del complesso sotterraneo di ATLAS. . . . . . . . . . . . .
Schema della vista laterale destra di IP1. . . . . . . . . . . . . . . . .
Immagini della TAN. . . . . . . . . . . . . . . . . . . . . . . . . . .
Vista schematica del rivelatore #1. . . . . . . . . . . . . . . . . . . .
Vista schematica del rivelatore #2. . . . . . . . . . . . . . . . . . . .
Modello di funzionamento di un rivelatore a microstrisce. . . . . . . .
Particelle rivelate in funzione della distanza dal bordo del calorimetro.
Sezione trasversa di ARM #1. . . . . . . . . . . . . . . . . . . . . .
Sezione trasversa di ARM #2. . . . . . . . . . . . . . . . . . . . . .
Curve di sviluppo degli sciami nel rivelatore. . . . . . . . . . . . . .
Curve di sviluppo per gli sciami a seconda della particella incidente. .
Ricostruzione della massa invariante per un π 0 . . . . . . . . . . . . .
Distribuzione energetica per i γ. . . . . . . . . . . . . . . . . . . . .
Distribuzione energetica per il π 0 . . . . . . . . . . . . . . . . . . . .
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34
3.1
3.2
3.3
3.4
Profilo trasversale per uno sciame prodotto da un gamma di 1 TeV.
Diagramma schematico dell’elettronica di LHCf. . . . . . . . . .
Schema di funzionamento di un trasmettitore LVDS. . . . . . . .
Schema di funzionamento del protocollo I2 C. . . . . . . . . . . .
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4.1
4.2
4.3
4.4
Foto e schema del PACE. . . . . . . . . . . . . . . . . . . . . . . . . . . .
Diagramma delle tempistiche di lettura del PACE. . . . . . . . . . . . . . .
Schema della catena analogica per il PACE. . . . . . . . . . . . . . . . . .
Foto della scheda utilizzata per effettuare dei test sull’ibrido del preshower.
49
52
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58
v
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vi
ELENCO DELLE FIGURE
4.5
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4.8
4.9
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4.11
4.12
4.13
4.14
Grafico della linearità per il PACE. . . . . . . . . . . . . . . . . . . . . .
Esempio di un frame di uscita dal PACE. . . . . . . . . . . . . . . . . . .
Forma teorica del segnale formato dal PACE. . . . . . . . . . . . . . . .
Grafici del segnale in uscita dal PACE per diversi valori di carica iniettata.
Foto del semi-ibrido sinistro. . . . . . . . . . . . . . . . . . . . . . . . .
Foto del modulo lato X. . . . . . . . . . . . . . . . . . . . . . . . . . . .
Schema del kapton per il lato X e il alto Y. . . . . . . . . . . . . . . . . .
Immagine “esplosa” del modulo. . . . . . . . . . . . . . . . . . . . . . .
Configurazione per il collegamento PACE-DCU sull’ibrido. . . . . . . . .
Calibrazione per i canali analogici del Delta e del PACE_AM. . . . . . .
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5.2
5.3
5.4
5.5
5.6
5.7
5.8
5.9
5.10
Schema semplificato del control ring. . . . . . . . .
Schema della ridondanza dell’anello di controllo. . .
Schema a blocchi del DOH. . . . . . . . . . . . . . .
Foto della CCUM. . . . . . . . . . . . . . . . . . .
Schema della cablatura tra LVDSMUX e CCU. . . .
Schema a blocchi della CCU. . . . . . . . . . . . . .
Messaggio tipo per la CCU. . . . . . . . . . . . . . .
Foto del FED. . . . . . . . . . . . . . . . . . . . . .
Foto della piggy-ADC. . . . . . . . . . . . . . . . .
Diagramma temporale del funzionamento dell’ADC.
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Schema delle connessioni TSC-FEC. . . . . . . . . . . . . . . . . . . . . .
Esempio di codifica dei segnali di clock e di trigger, per generare il segnale
clk-T1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3 Formato per il pacchetto token. . . . . . . . . . . . . . . . . . . . . . . . .
6.4 Formato per il pacchetto data. . . . . . . . . . . . . . . . . . . . . . . . .
6.5 key usata per definire il percorso di accesso a un dispositivo. . . . . . . . .
6.6 Confronto tra il segnale analogico in uscita dai PACE e il clock degli ADC.
6.7 Diagramma di flusso per la routine di calibrazione dei registri di DAC del
PACE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.8 Schema dei segnali e diagramma temporale per il DAQ. . . . . . . . . . . .
6.9 Macchina a stati per il programma di acquisizione. . . . . . . . . . . . . .
6.10 Profilo dei 9216 dati provenienti dalle 12 FIFO. . . . . . . . . . . . . . . .
6.11 Profilo dei dati provenienti da una FIFO. . . . . . . . . . . . . . . . . . . .
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104
106
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7.1
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7.4
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6.1
6.2
Foto di ARM #2 su fascio. . . . . . . . . . . . . . . . . . . . . . . . . . .
Dettaglio del’elettronica di read out. . . . . . . . . . . . . . . . . . . . . .
Profilo trasverso dello sciame prodotto da un elettrone da 200 GeV. . . . . .
Profilo del fascio per elettroni da 200 GeV. . . . . . . . . . . . . . . . . . .
Distribuzione della carica misurata sui due sensori per elettroni da 200 GeV.
91
95
95
97
100
Elenco delle tabelle
1.1
Abbondanza relativa dei raggi cosmici. . . . . . . . . . . . . . . . . . . . .
2
3.1
3.2
Procedure di lettura e di scrittura per dispositivi con più registri. . . . . . .
Procedure di lettura e di scrittura per dispositivi con un solo registro. . . . .
45
46
4.1
4.2
4.3
4.4
4.5
Segnali di interfaccia per il PACE . . . . . . . . . . . . . . . . . . . .
Registri I2 C per i due dispositivi. . . . . . . . . . . . . . . . . . . . . .
Registri di controllo per il Delta. . . . . . . . . . . . . . . . . . . . . .
Registro di controllo per il PACE_AM. . . . . . . . . . . . . . . . . . .
Valori dei registri I2 C che massimano l’escursione di tensione in uscita.
.
.
.
.
.
50
56
57
57
60
5.1
5.2
Canali della CCU disponibili. . . . . . . . . . . . . . . . . . . . . . . . . .
Registri interni della CCU. . . . . . . . . . . . . . . . . . . . . . . . . . .
81
82
6.1
6.2
Codifica del segnale di T1. . . . . . . . . . . . . . . . . . . . . . . . . . .
Registri della TSC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
90
93
vii
.
.
.
.
.
Introduzione
Questo lavoro di tesi è incentrato sulla caratterizzazione e sul successivo sviluppo di un sistema di controllo del chip di front end e dell’elettronica di lettura utilizzati nell’esperimento
LHCf. L’obiettivo di tale esperimento è quello di misurare con precisione lo spettro di impulso trasverso a piccolissimo angolo di fotoni e pioni neutri prodotti nelle interazioni p-p ad
alta energia in LHC tramite due piccoli calorimetri; questa informazione è molto importante
per poter calibrare i codici Monte Carlo utilizzati nella descrizione delle interazioni dei raggi
cosmici di altissima energia con l’atmosfera.
Nel primo capitolo di questo lavoro darò dei cenni sulla fisica dei raggi cosmici e, in
particolare, sullo studio dei raggi cosmici di altissima energia, cercando di mettere in evidenza le discrepanze tra i vari modelli utilizzati per ricostruire l’energia del raggio cosmico
primario sulla base delle informazioni ottenute dallo sciame atmosferico prodotto da esso.
Dopodiché esporrò brevemente i benefici che porterà LHCf alla fisica dei raggi cosmici di
altissima energia.
Nel secondo capitolo parlerò in maniera approfondita dell’apparato sperimentale evidenziando le differenze strutturali che vi sono tra i due calorimetri che costituiscono LHCf, in
particolare il sistema di rivelazione del profilo trasverso dello sciame realizzato con delle
fibre scintillanti in uno e con microstrisce al silicio nell’altro.
Nel terzo capitolo descriverò schematicamente il sistema di lettura del sistema tracciante
che è stato sviluppato nel corso del lavoro di tesi per uno dei due calorimetri, quello realizzato
con i rivelatori al silicio, introducendone le varie parti che saranno poi descritte in dettaglio
ix
nei capitoli successivi.
Il quarto capitolo è dedicato interamente all’elettronica di front end per i sensori al silicio,
con particolare attenzione al chip PACE di preamplificazione; verrano quindi descritti i vari
test che ho effettuato inizialmente in laboratorio al fine di caratterizzare il chip per poi passare
ai test dei circuiti ibridi realizzati per LHCf.
Nel quinto capitolo parlerò dell’elettronica di read out e del sistema da me sviluppato
per distribuire i comandi e i segnali di clock e di trigger ai vari dispositivi.
Nel sesto capitolo mi dedicherò a descrivere le varie schede PCI utilizzate per gestire
il sistema di controllo e di acquisizione, parlando dei programmi da me realizzati per farle
funzionare.
Infine nel settimo capitolo parlerò del test su fascio, al quale ho preso parte, che si è
svolto al CERN di Ginevra tra la fine di agosto e l’inizio di settembre del 2006.
Ho inserito anche un’appendice nella quale ho riportato la lista degli acronimi utilizzati.
Capitolo 1
La fisica dei raggi cosmici
Fin dalla loro scoperta, e per tutta la prima metà del XX secolo, i raggi cosmici hanno rappresentato un ottimo strumento di indagine nel campo della fisica subnucleare e il loro studio ha
portato alla scoperta di un gran numero di nuove particelle. Successivamente, in seguito alla
sviluppo di acceleratori di particelle sempre più energetici, l’interesse per i raggi cosmici si
è spostato dalla ricerca subnucleare al problema della loro origine e della loro propagazione,
con la nascita dell’astrofisica dei raggi cosmici.
1.1 Natura dei raggi cosmici
Il termine “raggi cosmici” venne introdotto, nella metà degli anni venti, da Millikan che
riteneva che fossero sostanzialmente raggi γ; fu Skobeltzyn a dare, nel 1928, la prima definizione di raggi cosmici come “particelle ionizzanti incidenti sugli strati superiori dell’atmosfera”. Oggi sappiamo che la maggior parte dei raggi cosmici è costituita principalmente
da particelle elementari stabili (p, p̄, e− , e+ e neutrini) e da nuclei (con vite medie superiori
a 106 anni), piuttosto che da radiazione elettromagnetica; tuttavia il termine raggi cosmici,
seppur non del tutto corretto, è rimasto nell’uso comune. In tabella 1.1 è possibile vedere
l’abbondanza relativa dei raggi cosmici galattici per le particelle ionizzanti.
Si definiscono inoltre, come “primari” quei raggi cosmici prodotti e accelerati da sor1
2
1. LA FISICA DEI RAGGI COSMICI
nuclei
H
He
Z>2
elettroni
antiparticelle
e+
p̄
98.0%
86.8%
12.0%
1.2%
2%
< 0.1%
∼ 0.1%
∼ 0.01%
Tabella 1.1: Abbondanza relativa dei raggi cosmici galattici [1].
genti astrofisiche e come “secondari” quelli prodotti dall’interazione dei primari con il gas
interstellare; questa definizione vale per i raggi cosmici al di fuori dall’atmosfera terrestre
e può essere soggetta ad ambiguità: infatti, una volta entrati nell’atmosfera, si definiscono come primari tutti i raggi cosmici che giungono a noi e come secondari quelli generati
dall’interazione di essi con l’atmosfera.
Raggio cosmico
incidente
Nucleo atmosferico
Nucleoni o nuclei
leggeri di alta
energia
Nucleoni











Disintegrazioni
nucleari
Componente
elettromagnetica
Componente
muonica
Componente
nucleonica
Figura 1.1: Diagramma esplicativo dello sviluppo di uno sciame atmosferico.
L’interazione di un protone o di un nucleo con l’atmosfera produce uno sciame di particelle secondarie e, maggiore è l’energia del raggio cosmico, maggiore sarà il numero di
particelle create1 . Come si può vedere in figura 1.1, i prodotti secondari diretti dell’interazio1
Per un protone di 1019 eV si hanno circa 1011 particelle
1.1. Natura dei raggi cosmici
3
ne sono fondamentalmente protoni, neutroni, nuclei più leggeri e mesoni di cui la maggior
parte sono pioni (π ± , π 0 ). I nuclei secondari con sufficiente energia continuano ad interagire
con l’atmosfera sviluppando ulteriormente lo sciame adronico, mentre la componente mesonica dello sciame può generare due componenti distinte: la prima è costituita dai muoni
originati dal decadimento dei pioni carichi, la seconda invece è una componente elettromagnetica costituita dai fotoni, prodotti dal decadimento dei pioni neutri, e dagli elettroni (e dai
positroni), generati dal decadimento di una parte della componente muonica.
1.1.1 Spettro dei raggi cosmici
Una delle caratteristiche principali dei raggi cosmici è l’enorme intervallo energetico da essi
coperto; come si può vedere in figura 1.2, l’energia spazia su ben 13 ordini di grandezza2 e il flusso differenziale dei raggi cosmici presenta un massimo per energie tra 0.1 e 1
GeV/nucleone, mentre per energie superiori al GeV/nucleone lo si può rappresentare con
una legge di potenza del tipo:
dN
= K · E −α
dE
[m−2 sr −1 s−1 GeV −1 ]
Da una prima analisi si ha che l’indice spettrale α è circa 2.7, ma da un’osservazione più
attenta si possono notare due punti in cui la pendenza cambia: il primo, attorno a 10 15 eV,
dove il valore di α passa da 2.7 a 3 e il secondo, intorno a 10 19 eV, in cui torna ad assumere
un valore prossimo a 2.7. Questi due punti vengono detti “ginocchio” (knee) e “caviglia”
(ankle) in quanto, se andiamo a normalizzare il flusso moltiplicandolo per E 2.7 , si ottiene
un’immagine la cui vaga somiglianza con una gamba ha portato ad utilizzare questi nomi. In
figura 1.3 si può osservare lo spettro dei raggi cosmici normalizzato.
I raggi cosmici di queste regioni si definiscono come VHECR (Very High Energy Cosmic Ray)3 se hanno un’energia nell’intervallo 1015 ÷1019 eV e UHECR (Ultra High Energy
2
3
Da 108 a 1021 eV
In appendice A è possibile trovare una lista dei vari acronimi utilizzati in questo lavoro di tesi.
Flusso (m2sr s GeV)
−1
4
10
10
10
10
10
10
10
10
10
10
10
10
4
Flusso dei raggi cosmici
2
(1 particella per m2−secondo)
−1
−4
−7
−10
Knee
(1 particella per m2−anno)
−13
−16
−19
LEAP
Proton
Akeno
Yakutsk
Haverah Park
Fly’s Eye
AGASA
−22
−25
−28
10
9
10
10
10
11
Ankle
(1 particella per km2−anno)
10
12
10
13
10
14
10
15
10
16
10
17
10
18
10
19
10
20
10
21
Energia (eV)
Figura 1.2: Spettro dei raggi cosmici con energia superiori ai 100 MeV. La figura è stata
realizzata con i dati degli esperimenti: LEAP, Proton, Akeno, Yakutsk, Haverah Park, Fly’s
Eye e AGASA [2].
Cosmic Ray) quelli con energie maggiori di 1019 eV.
Inoltre, mentre l’andamento dello spettro ad energie relativamente basse dipende da diversi fattori tra cui la modulazione solare [4], legata all’attività del Sole, e il taglio di rigidità,
dovuto al campo magnetico terrestre [4], ciò non avviene per i raggi cosmici molto energetici.
1.1.2 Provenienza dei raggi cosmici
Per distinguere l’origine di un raggio cosmico si deve, come prima cosa, considerare separatamente i raggi cosmici neutri (ad esempio radiazione elettromagnetica e neutrini) da
quelli dotati di carica (protoni, nuclei, elettroni...); infatti, mentre i secondi verrano deviati
5
E 2.7 dN/dE [cm −2 s −1 sr −1 GeV 1.7 ]
10
1
0.1
10 11 10 12 10 13 10 14 10 15 10 16 10 17 10 18 10 19 10 20 10 21
E [eV/nucleus]
Figura 1.3: Spettro dei raggi cosmici normalizzato. Figura riprodotta da [3].
dai campi magnetici galattici e dal campo magnetico terreste, rendendo praticamente impossibile determinarne l’origine, i primi manterranno la direzione di provenienza e sarà quindi
possibile determinare la loro sorgente.
Attualmente si ritiene che, per energie da 109 ÷1010 eV, essi siano di origine solare, mentre per energie 1010 ÷1015 eV si ritiene che siano emessi dalle stelle e accelerati in seguito
a urti con irregolarità del campo magnetico (detta accelerazione di Fermi del secondo ordine [5]), oppure in seguito agli urti con l’onda d’urto (shock wave) generata da una Supernova
(detta accelerazioni di Fermi del primo ordine [4]).
Per quanto riguarda invece i raggi cosmici da 1015 ÷1019 eV, la loro origine non è ancora
stata definitivamente chiarita; ci sono teorie che propongono che siano di origine extragalattica e altre invece che ritengono che siano di origine galattica.
Per energie superiori a 1019 eV, la loro origine è ancora ignota, in quanto non vi sono
ancora delle teorie che ne possano spiegare l’origine.
6
1.1.3 Tecniche di rivelazione
Ad energie inferiori a 1014 eV il flusso dei raggi cosmici primari è sufficientemente elevato
da poterlo misurare direttamente con apparati strumentali collocati su palloni stratosferici, o
su satelliti orbitanti. Sopra i 1014 eV invece, il flusso dei raggi cosmici è molto basso e quindi
sarebbero necessari rivelatori con un’accettanza molto grande e calorimetri molto profondi
per poterli rivelare direttamente; entrambe le cose non sono realizzabili. Fortunatamente,
a queste energie, il processo di sciame in atmosfera produce un considerevole numero di
particelle che arrivano fin sulla superficie terrestre, quindi i raggi cosmici primari possono
essere osservati indirettamente a terra, per mezzo della rivelazione delle particelle generate
nella cascata.
Esistono attualmente due metodi per la rilevazione degli sciami. Il primo consiste nel dislocare, su una vasta area, una matrice di rivelatori in grado di rivelare le particelle costituenti
lo sciame; un esperimento che utilizza questa tecnica è AGASA (Akeno Giant Air Shower
Array) che copre una superficie di 100 km2 , con 111 rivelatori a scintillazione posti a terra
e 27 rivelatori per muoni, distanti circa 1 km l’uno dall’altro [6]. La seconda tecnica invece
consiste nel rivelare la radiazione Cherenkov e la luce di fluorescenza generata dallo sciame;
l’esperimento HiRes (High Resolution Fly’s Eye), ad esempio, è costituito da due rivelatori
gemelli posti a una distanza di 12.6 km, che coprono una porzione della volta celeste dell’ordine di 1000 km2 · sr; tale copertura è stata realizzata con circa 1000 fotomoltiplicatori
esagonali disposti ad occhio di mosca per ogni singolo rivelatore [7]. Ci sono anche esperimenti che utilizzano entrambe le tecniche come l’esperimento Auger [8], che deriva il suo
nome dal fisico france Pier Auger, il quale scoprì il fenomeno degli sciami atmosferici estesi.
1.1.4 Composizione chimica
Mentre per i raggi cosmici di energie pari o inferiori a 1014 eV è stato possibile determinare
la composizione chimica tramite la rivelazione diretta, per quelli di energia superiore non è
semplice determinare il tipo di particella incidente.
7
Dalle misurazioni indirette di sciami atmosferici estesi (o EAS Extensive Air Showers),
è possibile stimare l’energia iniziale della particella incidente, una volta noti la distribuzione
in energia e il numero di particelle dello sciame.
Figura 1.4: Nella figura di sinistra si può vedere la simulazione dello sciame atmosferico
generato da un protone di 1019 eV, in rosso sono gli elettroni, in verde i γ e in blu i muoni
(Figura realizzata da Pryke, collaborazione Auger [10]). Nella figura a destra invece si può
vedere l’andamento del numero totale delle particelle generate in funzione della profondità
atmosferica misurate in lunghezze di radiazione normalizzata rispetto alla densità.
In figura 1.4 si può vedere sia la simulazione di uno sciame in atmosfera, sia l’andamento
del numero delle particelle in funzione della profondità atmosferica; dai modelli semplificati
dello sviluppo dello sciame [9], si ha che il numero massimo di elettroni, N emax , e la profondità, Xmax , a cui si ha tale massimo, sono legati all’energia iniziale E0 della particella nel
seguente modo:
Nemax ∝ E0
Xmax ∝ ln
E0
A
8
dove A è il numero atomico della particella incidente.
Se andiamo a riportare in grafico la profondità del massimo dello sciame in funzione del-
la sua energia (figura 1.5), per diversi esperimenti, si può notare che in generale gli sciami
raggiungono il loro massimo sviluppo ad una profondità che cresce con l’energia. Tuttavia
se riportiamo delle linee di tendenza, ottenute da calcoli teorici, a seconda che il primario
sia un protone o un nucleo di ferro, non è possibile determinare in maniera precisa la natura
del raggio cosmico in quanto, per energie crescenti questi modelli danno risultati molto differenti. Se usiamo ad esempio il modello QGSJET, la composizione di un raggio cosmico di
1019 eV dovrebbe essere predominata dal protone, mentre, se usiamo il modello DPMJET,
Xmax (g/cm2)
la composizione dovrebbe essere una miscela di diversi nuclei.
Fly’s Eye
HiRes−MIA
Yakutsk 1993
800
Yakutsk 2001
CASA−BLANCA
HEGRA−AIROBICC
700
SPASE−VULCAN
DICE
Proton
600
Iron
DPMJET 2.55
neXus 2
500
QGSJET 01
SIBYLL 2.1
400
10
14
10
15
10
16
10
17
10
18
10
19
10
20
E lab (eV)
Figura 1.5: Variazione di Xmax in funzione dell’energia del primario. Le linee corrispondono alle diverse predizioni effettuati con quattro diversi modelli nel caso in cui il raggio
cosmico primario fosse un protone o un nucleo di ferro. Figura riprodotta da [11]
1.2. I raggi cosmici di elevata energia e il taglio GZK
9
1.2 I raggi cosmici di elevata energia e il taglio GZK
La scoperta, da parte di Penzias e Wilson, della radiazione di fondo cosmica a microonde
(o CMB Cosmic Microwave Background), caratterizzata da uno spettro di corpo nero alla
temperatura di 2.726 K [12], consentì a Greisen e, indipendentemente, a Zatsepin e Kuzmin
di determinare un limite superiore per l’energia dei raggi cosmici che possono arrivare fino
a noi [13].
Secondo la teoria GZK i raggi cosmici di altissima energia perdono parte della loro energia attraverso il meccanismo di produzione risonante della ∆(1232): la minima energia con
cui un protone, interagendo con un fotone della radiazione cosmica di fondo, può generare
la risonanza ∆(1232), tramite processi di foto produzione, è di 5 · 10 19 eV; tale risonanza
decade poi in un nucleone e un pione.
p + γCM B → ∆ (1232) → N + π
(1.1)
La reazione 1.1 è solo una delle tante che implicano l’esistenza di eventuali tagli alle
alte energie per i raggi cosmici, infatti è possibile determinare anche una soglia per i nuclei
oppure una per i fotoni (per processi di foto produzione di coppie e ± ). In ogni caso si può
dimostrare che queste soglie sono tutte attorno ai 1019 eV.
Una conseguenza diretta di questa teoria è il degrado dell’energia per i raggi cosmici:
infatti, ad una distanza di 100 Mpc dalla sorgente, l’energia del protone sarà inferiore a
1020 eV a causa dell’interazione con il CMB, indipendentemente dalla sua energia iniziale,
come si può vedere in figura 1.6.
Consideriamo ora il raggio cosmico da 3.2 · 1020 eV osservato nel 1991 da Fly’s Eye4 ; in
relazione alla figura 1.6, tale raggio dovrebbe aver percorso al più 50 Mpc, nell’ipotesi che la
sua energia iniziale fosse stata di 1022 eV, oppure 20 Mpc, per un’energia iniziale di 1021 eV.
Il fatto che esso sia giunto sulla terra con tale energia, implica che la sorgente deve essere
4
Raggio cosmico di energia massima misurato finora.
10
Figura 1.6: Attenuazione in energia di un protone durante il suo tragitto, in seguito all’interazione con la radiazione di fondo a 2.7 K. Le curve sono per un’energia iniziale di 10 20 eV,
1021 eV e 1022 eV. Figura riprodotta da [14]
entro un raggio di 50 Mpc dalla Terra.
Inoltre, ipotizzando un campo magnetico galattico di 3 µG [15], si ha che la nostra Galassia non è in grado di contenere un raggio cosmico di tale energia e quindi si può supporre
che per tali energie il tragitto percorso sia praticamente rettilineo; di conseguenza, in teoria,
sarebbe possibile identificare la sorgente di questi raggi una volta nota la traiettoria, cercando
un oggetto celeste distante al più 100 Mpc in quella direzione; sfortunatamente non si riesce a trovare nessuna possibile sorgente così vicino in grado di generare raggi cosmici così
energetici.
1.2.1 Evidenze sperimentali del taglio GZK
Attualmente sono state osservate alcune migliaia di eventi per energie dell’ordine di 10 19 eV
e alcune decine per energie di 1020 eV.
Come si può vedere in figura 1.7(a), esiste una chiara discrepanza tra i dati presi da
AGASA e quelli di HiRes. Il gruppo di ricerca giapponese sembra non aver trovato evidenze
sperimentali del taglio GZK, cosa che invece sembra aver trovato il gruppo americano.
10
Flux × E 3 [m −2 s−1 sr −1 eV 2 ]
Flux*E 3 /10 24 (eV 2 m −2 s−1 sr−1)
1.3. Dipendenza dello sviluppo degli EAS dal modello usato
1
HiRes−2 Monocular
HiRes−1 Monocular
AGASA
17
17.5
18
18.5
19
19.5
20
20.5
log(E) (eV)
10
11
HiRes−2 Monocular
HiRes−1 Monocular
AGASA
Auger SD
1
0.1
17
17.5
(a)
18
18.5
19
19.5
log10(E ) [eV]
20
20.5
21
(b)
Figura 1.7: Spettro energetico dei raggi cosmici ad elevate energie. Nella figura (a) si ha il
confronto tra i dati di AGASA, triangoli in blu, e quelli di HiRes, segni neri e rossi. Nella figura (b) invece ci sono anche i risultati del gruppo AUGER, i triangoli rosa. Figure riprodotte
rispettivamente da [17] e [18]
Recentemente, altri dati sono stati presi nella regione della caviglia dalla collaborazione
Auger e, nella conferenza internazionale sui raggi cosmici dell’agosto 2005 [16], sono stati
mostrati i primi risultati che si osservano nella dalla figura 1.7(b).
Secondo questi primi risultati, lo spettro energetico dei raggi cosmici non si estenderebbe
a energie superiori al taglio GZK; ma è ancora troppo presto per confutare oppure no l’esistenza del taglio GZK, in quanto gli errori statistici e quelli sistematici sono tali da non poter
convalidare i dati di AGASA o quelli di HiRes.
Sempre in riferimento alla figura 1.7(b), si ha che una riduzione di energia del 20% nei
dati di AGASA (o un aumento per gli altri due esperimenti) sarebbe sufficiente per avere un
buon accordo tra i vari esperimenti.
1.3 Dipendenza dello sviluppo degli EAS dal modello usato
L’importanza di buoni modelli per le simulazioni nei Monte Carlo è necessaria per una corretta comprensione dei dati; infatti, gli esperimenti di osservazione degli EAS utilizzano le
simulazioni per ricavare l’energia del raggio cosmico incidente e, come si è visto in figura 1.5, le differenze tra i modelli diventano considerevoli per energie crescenti. Vediamo ora
alcuni esempi che illustreranno meglio questo concetto.
12
Figura 1.8: Simulazione dello sciame nel caso in cui il protone che lo ha generato abbia
un’energia di 5 · 1019 eV e un angolo d’impatto di 60 gradi. In verde si ha lo sciame considerando tutte le particelle, in nero si considera lo sciame costituito solo da fotoni con x F < 0.05
e in rosso invece lo sciame prodotto solo da pioni e kaoni con x F < 0.1. Figura riprodotta
da [19]
In figura 1.8 si ha la simulazione di uno sciame effettuata usando il modello DPMJET3.
In questa simulazione è stato considerato un protone da 5 · 10 19 eV incidente in atmosfera
con una inclinazione di 60 gradi. Sono riportate tre curve con differenti tagli per i prodotti
dello sciame. Nella curva più in alto si ha lo sviluppo dello sciame prodotto da tutte le
componenti dello sciame; la curva di mezzo, invece, rappresenta lo sciame prodotto esclusi i
fotoni emessi nella regione xF > 0.05; infine la curva più in basso esclude i pioni e i kaoni
con xF > 0.1.
Con xF si indica l’invariante relativistico, detto variabile di Feynman, definito nel siste
L , ovvero la frazione di impulso della particella
ma del centro di massa come xF = ppmax
L
1.3. Dipendenza dello sviluppo degli EAS dal modello usato
13
secondaria lungo la direzione longitudinale della particella primaria. Tale variabile assume
valori compresi tra 0 e 1 e per xF prossimo a 0 l’impulso è prevalentemente nella direzione
trasversa, mentre per xF prossimo a 1 l’impulso della particella è lungo la direzione di moto
della particella iniziale.
Grazie a questo grafico è possibile vedere l’importanza del contributo dei fotoni con
piccolo angolo nello sviluppo totale dello sciame. Il contributo dei fotoni con x F > 0.05 e
xF < 0.05 è simile in ampiezza, quindi si deve conoscere con precisione la sezione d’urto
di produzione per le particelle secondarie emesse a piccolissimi angoli, in modo da simulare
adeguatamente lo sviluppo dello sciame.
Nella figura 1.9 è possibile vedere come la simulazione di uno sciame prodotto da un
protone da 1017 eV dipenda dal modello di interazione primaria adottato dal codice Monte
Carlo.
Figura 1.9: Sviluppo dello sciame atmosferico per un energia del primario di 10 17 eV per
due modelli creati ad hoc. Figura riprodotta da [19]
Dalla figura è possibile osservare la variazione del numero di particelle prodotte nello
sciame in funzione della profondità atmosferica per due diversi modelli (A e B) che differi-
14
scono, essenzialmente, nella sezione d’urto di produzione di pioni a piccolo angolo. Mentre
il modello A si sviluppa prevalentemente nella parte più profonda dell’atmosfera, il modello
B sviluppa lo sciame nella parte superiore. Da questa figura è possibile osservare un fatto
molto importante: se misuriamo un EAS ad un’altitudine di 900 g/cm 2 (circa 1500 metri,
l’altezza di Auger) la ricostruzione in energia per il raggio cosmico primario, con i due modelli, differisce di un fattore 1.75. Tale fattore potrebbe spiegare la discrepanza in energia
misurata da AGASA e HiRes vista in figura 1.7(b); infatti, se riduciamo (o aumentiamo) il
valore assoluto dell’energia misurata dal gruppo AGASA (HiRes) del 20%, allora i dati dei
due esperimenti risultano concordi.
1.4 La nascita dell’esperimento LHCf
Come si è visto nei paragrafi precedenti, la conoscenza della sezione d’urto di produzione
delle particelle emesse dagli sciami atmosferici nella regione molto piccata in avanti (very
forward) è importante per la ricostruzione dell’energia dei raggi cosmici primari molto energetici, in quanto le parte predominante del flusso energetico di uno sciame atmosferico si ha
per piccoli angoli (θ ' 0) rispetto alla direzione della particella.
Ad oggi solo un esperimento ha ottenuto dati per energie nella regione superiore a
1014 eV: l’esperimento UA7 [20], effettuato all’acceleratore SPS del CERN con fasci di
protoni da 315 GeV, è potuto arrivare ad un’energia di 2 · 1014 eV nel sistema del laboratorio5 ; in questo esperimento è stata osservata la distribuzione dei fotoni e dei pioni neutri nel
range di rapidità 6 y = 5 ÷ 7.
5
Da un punto di vista cinematico, avere due fasci di protoni che si scontrano con energia totale nel centro
di massa pari a ECM è come avere un protone di energia
Elab '
2
ECM
2mp
che urta un protone a riposo nel sistema del laboratorio.
6
La rapidità è definita da
1
E + pL
y = ln
2
E − pL
dove E è l’energia totale della particella e pL è l’impulso longitudinale. Nel caso in cui la particella sia
1.4. La nascita dell’esperimento LHCf
15
Con la realizzazione dell’LHC (Large Hadron Collider), in cui collideranno fasci di protoni da 7 TeV (e quindi un energia nel sistema del laboratorio di 10 17 eV), vengono ad aprirsi
nuove possibilità per questo genere di indagine e una parte del gruppo di ricerca che collaborò all’esperimento UA7 ha proposto di realizzare due piccoli calorimetri elettromagnetici
da collocare lungo la direzione del fascio, ad una distanza di 140 m dal punto di impatto.
Grazie a questo piccolo esperimento, denominato LHCf (LHC forward), sarà possibile
misurare la sezione d’urto di produzione di pioni a piccolissimo angolo, e quindi realizzare
una calibrazione dei codici Monte Carlo ad energie di tre ordini di grandezza superiori a
quelle dell’esperimento UA7, offrendo quindi un buon punto di partenza per costruire modelli più affidabili utili a ricostruire l’energia e la composizione dei raggi cosmici primari
altamente energetici.
ultrarelativistica, cioè pmc, si ha
y ≈ − ln tan
θ
≡η
2
con θ l’angolo che la particella prodotta forma con il fascio incidente e η pseudorapidità.
Capitolo 2
Apparato sperimentale
L’esperimento LHCf consiste in due piccoli calorimetri sviluppati da una collaborazione tra
alcune università giapponesi, a cui si sono unite le sezioni di Firenze e di Catania dell’INFN,
che hanno realizzato il sistema tracciante per uno dei due calorimetri. Lo scopo di questo
esperimento è quello di poter misurare in laboratorio le sezioni d’urto di importanza per lo
sviluppo degli sciami prodotti in atmosfera dai raggi cosmici e verrà collocato nel nuovo
collisore per adroni LHC attualmente in costruzione al CERN.
2.1 Il Large Hadron Collider (LHC)
Quando nel 2000 terminò la fase di presa dati per il LEP (Large Electron Positron Collider),
iniziò una fase di smantellamento e modernizzazione dei suoi locali per fare posto ad un
nuovo collisore di tipo adronico denominato LHC (Large Hadron Collider), che entrerà in
funzione nel 2007.
Nella figura 2.1 è possibile vedere le strutture superficiali di LHC e in particolare le nuove
costruzioni rispetto al LEP.
Questo nuovo acceleratore fornirà due tipi di collisioni: inizialmente solo protoni-protoni,
con energie massime per fascio di 7 TeV, per un’energia nel centro di massa di 14 TeV, e in
seguito anche ioni pesanti (Pb-Pb), con energie massime per fascio di 2.76 TeV/nucleone,
17
18
2. APPARATO SPERIMENTALE
LH C P R O JECT
STRUTTURE DI SUPERFICIE
ST−CE/hlm
23/07/2003
P O IN T 4
SZ
preesistenti
progettate per LHC
SY
SCX
SX
SR
SU
SX
SUX
SDH
SUH
SDX
SD
SL
SE
SU
SH
SR
SD
SH
SGX
SX
SHB
SU
SG
SF
SR
SZ
P O IN T 5
SHM
SD
SY
SA
SHM
P O IN T 3 .3
SZU
N
SU
SR
SD
SE
SU
SH
SUH
SUX SD
SX
SE
POINT 6
SF
SG
SH
SY
P O IN T 3 .2
SF
SHB
SDH
POINT 7
BA4
SE
BB4
P O IN T 2
SXL
SF
SE
SR
SPS
SG
SR
SD
SU
BHA4
SY
SA
SM
SM A
SH
SM I2
SU
STP
SHM
SE
SUH
SE
BA7
SR
SDH
SF
SD
SH
SD
SR
SU
P O IN T 8
SD
SX
P O IN T 1 .8
SHM
SY
SF
SH
SD X
SUX
SX
SF
SC
X
SG
A
BA6
SZ
SUX
SY
SGX
SG
P O IN T 1
Figura 2.1: Il complesso di edifici di LHC.
per un’energia nel centro di massa di circa 1200 TeV. Le particelle verranno iniettate nell’anello di 27 km che costituisce LHC, dopo tre successive accelerazioni realizzate con tre
acceleratori preesistenti: l’acceleratore lineare di protoni (LINAC), il protosincrotrone (PS)
e il superprotosincrotrone (SPS).
Una volta iniettati nell’anello di LHC, i fasci verranno accelerati con l’ausilio di cavità superconduttrici a radiofrequenza, fino all’energia di regime e, una volta raggiunta tale
energia, le cavità si limiteranno a compensare la perdita di energia dovuta alla radiazione di
sincrotrone.
Nel caso specifico dei protoni, essi verranno iniettati dall’SPS con un’energia di 450 GeV
e, ad ogni giro, le cavità a radiofrequenza saranno in grado di fornire circa 500 keV, quindi
l’energia di regime verrà raggiunta in soli 20 minuti; una volta che i protoni avranno un’energia di 7 TeV, le cavità dovranno fornire solo 7 keV a giro per compensare la perdita dovuta
alla radiazione di sincrotrone.
Lungo l’anello sono previsti 4 punti d’interazione (IP Interaction Point) per i due fasci,
2.1. Il Large Hadron Collider (LHC)
19
nei quali sono posizionati 4 esperimenti principali, ovvero:
• ALICE (A Large Ion Collider Experiment) [21];
• ATLAS (A Toroidal LHC ApparatuS) [22];
• CMS (Compact Muon Solenoid) [23];
• LHCb (LHC beauty) [24];
rispettivamente a IP2, IP1, IP5 e IP8.
Nella figura 2.2 è possibile vedere i diversi acceleratori (non in scala) e le posizioni dei 4
esperimenti.
Figura 2.2: I diversi acceleratori al CERN.
Lo scopo principale di ALICE è quello di studiare l’eventuale formazione di un plasma di
quarks e gluoni dovuto all’interazione tra due nuclei di piombo; LHCb ha come fine quello di
studiare la violazione della simmetria CP tramite la fisica del quark bottom nel decadimento
dei mesoni B; ATLAS e CMS invece sono due esperimenti più generali che hanno come
scopo lo studio delle interazioni fondamentali della materia alle alte energie e, in particolare,
la verifica del modello standard con la ricerca del bosone di Higgs.
Vi è infine anche un quinto esperimento posizionato nella stessa caverna di CMS: l’esperimento TOTEM (TOTal cross section and Elastic scattering Measurement) [25]. Esso è
20
dedicato alla misura della sezione d’urto totale, della diffusione elastica p-p e dei processi
diffrattivi al LHC e copre la regione di pseudorapidità η = 3 ÷ 7.
Poiché i processi che si vogliono studiare nei diversi esperimenti hanno una sezione
d’urto dell’ordine del femtobarn1 , un requisito fondamentale per l’acceleratore è che sia in
grado di raggiungere un’elevata luminosità L; tale grandezza è definita da [3]:
N = σL
dove N è il numero di eventi prodotti in un secondo e σ è la sezione d’urto del processo
specifico. Nel caso dei collisionatori si ha che la luminosità è data da [3]:
L=f
n1 n2
4πσx σy
(2.1)
dove n1 e n2 sono rispettivamente il numero di particelle nei due pacchetti, f è la frequenza di collisione, mentre σx e σy rappresentano le dimensioni trasverse dei fasci. Una volta
a regime, per LHC si avrà una luminosità di 1034 cm−2 s−1 , essendo n1 = n2 = 1.15 · 1011 ,
f = 40MHz e σx = σy = 15 µm.
Se prendiamo in esame la frequenza di rivoluzione per un singolo pacchetto, f REV , definita come il rapporto tra la velocità dei protoni e la lunghezza del tunnel, allora l’equazione 2.1 diventerà:
L = fREV
in quanto β =
v
c
M n 1 n2
βM n1 n2
' fREV
4πσx σy
4πσx σy
(2.2)
si può approssimare ad 1, viste le energie dei protoni. Con M è stato
indicato il numero di pacchetti presenti nell’anello.
Inoltre bisogna dire che, al momento dell’accensione, LHC non lavorerà subito ad una
luminosità di 1034 cm−2 s−1 , ma vi arriverà in maniera graduale.
1
1 femtobarn = 10−39 cm2
2.2. LHCf
21
2.2 LHCf
L’esperimento LHCf [19] consiste in due piccoli rivelatori indipendenti (ARM #1 e ARM #2)
posti all’interno degli assorbitori per neutri (TAN), a ±140 m dal punto di interazione di
ATLAS, dove la unica beam pipe si divide in due beam pipe separate.
Lo scopo di LHCf è quello di identificare γ e π 0 , misurando l’energia e il punto d’impatto
dei fotoni nel rivelatore, in modo tale da ricavare la sezione d’urto di produzione di pioni in
funzione dell’impulso trasverso (xF ).
Questi due rivelatori, seppur molto simili, adottano tecniche e geometrie di rivelazione
leggermente differenti; mentre il cuore dell’esperimento consiste in due torri calorimetriche
per la misura dell’energia prodotta dallo sciame dei fotoni incidenti, la determinazione del
centro dello sciame è realizzata con l’utilizzo delle fibre scintillanti nel primo rivelatore e
delle microstrisce al silicio nel secondo.
In figura 2.3 è possibile vedere un’immagine del complesso di strutture sotterranee di
ATLAS; le zone dove verranno collocate le TAN (e quindi i due rivelatori che costituiscono
LHCf) sono RR17 e RR13 mentre la sala di controllo dell’esperimento è posta nella zona
USA15.
P M 15
P X 16
P X 15
P X 14
U S 15
U L14
R R 17 U J17 U L1 6
U J14
U J16
U J13
R R 13
U X 15
U SA 15
Figura 2.3: Immagine del complesso sotterraneo di ATLAS.
22
2.3 La TAN
La funzione della TAN [26] (presente nei siti IP1 e IP5) è quella di assorbire le particelle
neutre, prevalentemente neutroni e fotoni, nella regione very forward; nei siti IP1 e IP5 due
TAN sono disposte simmetricamente rispetto al punto di collisione, a ±140 m da esso, fra
i dipoli D1 e D2; tali dipoli provvedono alla transizione dei due fasci da due singoli tubi a
vuoto a un tubo a vuoto singolo più grande. In figura 2.4 si può vedere uno schema della
vista laterale destra di IP1; per IP5 si ha uno schema pressoché simile.
Figura 2.4: Schema della vista laterale destra di IP1. Figura riprodotta da [27]
Come si può vedere in figura 2.5, la TAN è una struttura di 3.5 m di lunghezza e 1 m di
larghezza dal peso approssimativo di circa 30 tonnellate; al suo interno si trova la struttura
a Y dove si ha la transizione dai due tubi a un tubo solo ed è in grado di assorbire 210 W,
dovuti alle particelle neutre assorbite al suo interno, alla luminosità di 10 34 cm−2 s−1 . Nel
punto della diramazione della Y c’è uno slot di dimensioni2 9.6 × 60.7 × 100 cm3 in cui sono
alloggiati 10 assorbitori di rame, ciascuno di 9.4×60.5×9.9 cm3 ; tali slot sono stati realizzati
per inserirvi la strumentazione atta a misurare la luminosità di LHC. Tale strumentazione è
chiamata BRAN (beam-beam rate monitors) ed è stata progettata per occupare la posizione
della quarta barra di rame; i calorimetri di LHCf invece occuperanno le posizioni delle prime
tre barre di rame e sono di dimensioni complessive di 9 × 60 × 29 cm 3 .
2
Salvo specificato diversamente le dimensioni saranno sempre Larghezza x Altezza x Lunghezza.
2.4. ARM #1
23
(a)
(b)
Figura 2.5: Nelle due figure è possibile vedere sia l’aspetto finale della TAN, nella figura
(a), che uno spaccato del suo interno, nella figura (b). Figure realizzate da W. Elliot [28]
2.4 ARM #1
Il primo dei due rivelatori di LHCf, detto ARM #1, è composto da due torri calorimetriche
di 24 cm di lunghezza, con una sezione rispettivamente di 2 × 2 cm 2 e di 4 × 4 cm2 ; come si
può vedere in figura 2.6 le torri sono allineate in verticale sulla diagonale.
Entrambe le torri sono costituite da 16 strati di scintillatore plastico, con spessore unitario
di 0.3 cm e da 22 strati di tungsteno, il cui spessore unitario è di 2 lunghezze di radiazione (0.7 cm). I primi 11 strati di assorbitore sono intervallati con lo scintillatore, mentre i
restanti sono accoppiati in modo da avere 4 lunghezze di radiazione tra uno scintillatore e
l’altro. Questo arrangiamento è stato realizzato per poter discriminare i fotoni dai neutroni;
infatti i neutroni sono più penetranti ed è quindi necessario uno spessore maggiore affinché
facciano interazione e vengano assorbiti nel calorimetro. Lo spessore totale dell’assorbitore
è di 44 X0 , a cui si aggiunge un’ulteriore lunghezza di radiazione, dovuta al rame dello spessore della camera a Y, per un totale di 45 X0 , più che sufficienti per misurare accuratamente
l’energia dei fotoni fino ad alcuni TeV.
Gli scintillatori plastici, oltre a provvedere ad un campionamento dell’energia depositata,
forniscono anche il trigger per il sistema di acquisizione dei dati.
24
Figura 2.6: Vista schematica del rivelatore #1. Le due torri sono allineate sulla diagonale
maggiore, in grigio si può vedere la disposizione del tungsteno, in bianco gli scintillatori
mentre in blu si ha le fibre scintillanti.
Infine ci sono 4 strati di odoscopii X-Y realizzati con fibre scintillanti disposte a matrice
di 1 mm × 1 mm, alle profondità di 6, 10, 30 e 42 lunghezze di radiazione, che forniscono
informazioni sulla posizione trasversa dello sciame; in particolare, i primi due servono per
l’identificazione del centro degli sciami elettromagnetici generato dai fotoni, mentre quelli
più in profondità servono a identificare gli sciami generati dai neutroni.
2.5 ARM #2
Per il secondo rivelatore, detto ARM #2, invece, vengono utilizzati dei rivelatori a microstrisce di silicio per la determinazione del centro degli sciami; inoltre, le due torri hanno
dimensioni 25 × 25 mm2 e 32 × 32 mm2 e sono allineate lungo i bordi e sfalsate. Questa
configurazione permette di aumentare la regione di impulso trasverso accessibile e fornisce
informazioni ridondanti che possono essere confrontate con quelle di ARM #1 che ha una
geometria differente.
La struttura longitudinale è la stessa di quella di ARM #1 e differisce solo per l’utilizzo di
2.5. ARM #2
25
Figura 2.7: Vista schematica del rivelatore #2. Le due torri sono allineate sui bordi, in marrone si può vedere la disposizione del tungsteno, in celeste quella degli scintillatori plastici
mentre in rosso e in verde sono rispettivamente i silici per il lato X e il lato Y
microstrisce al silicio come sistema tracciante al posto delle fibre scintillanti e nel fatto che
il secondo tracciatore è stato posto a 12 lunghezze di radiazione e non a 10 per semplificare
l’assemblaggio meccanico. In figura 2.7 si può vedere una vista schematica di ARM #2.
Ciascuno strato dei rivelatori al silicio consiste in due sensori al silicio a microstrisce, uno per la coordinata orizzontale X e uno per la coordinata verticale Y, di dimensioni
6.4 × 6.4 cm2 con pitch di 80 µm; tali silici sono stati sviluppati per la parte centrale del
tracciatore di ATLAS (Barrel SCT).
2.5.1 I rivelatori al silicio
In figura 2.8 è riportata la schematizzazione di uno dei rivelatori a microstrisce al silicio
utilizzato in ARM #2. Esso è costituito da un substrato, detto bulk, tipicamente con drogaggio
di tipo n, di spessore tipico di 300 µm. Su un lato (lato ohmico) viene realizzato, tramite
impiantazione, uno strato drogato n+ , mentre sull’altro (lato giunzione) vengono realizzate
delle impiantazioni di tipo p+ ; tali impiantazioni sono a forma di strisce poste su tutta la
lunghezza del bulk, e sono larghe poche decine di µm distanziate tra loro da un passo regolare
detto pitch. Vi sono quindi delle impiantazioni metalliche in alluminio, in corrispondenza
delle zone maggiormente drogate. Gli impianti sul lato giunzione sono separati dalle relative
26
metallizzazioni da uno strato di ossido di silicio (SiO 2 ) che serve a disaccoppiare l’elettronica
di lettura del segnale dal rivelatore.
Preamplificatore
SiO2
Tip. 300 µ m
Al
p
Pitch
+
ε
Substrato
tipo n
n+
Lacune
Al
Vbias
Elettroni
MIP
Figura 2.8: Modello schematico del funzionamento di un rivelatore a microstrisce di silicio
Per poter essere utilizzato come rivelatore di particelle, il dispositivo viene contropolarizzato, ovvero viene applicata una tensione positiva, Vbias , dell’ordine delle centinaia di Volt
sul lato n+ ; in questo modo si induce un fenomeno di svuotamento del substrato, andando
a creare quindi una regione priva di portatori maggioritari di carica liberi, di profondità proporzionale alla tensione di contropolarizzazione applicata. Se la tensione è sufficientemente
elevata, la regione di svuotamento è praticamente tutto lo spessore del rivelatore. Nella regione di svuotamento si genera quindi un campo elettrico uniforme, E, tra il lato ohmico e il
lato giunzione.
Quando una particella carica attraversa il rivelatore, rilascia una determinata quantità
di energia. Questa energia porta alcuni elettroni del silicio dalla banda di valenza a quella
di conduzione, creando quindi delle coppie lacune-elettroni che migrano, a causa del campo
elettrico, in direzioni opposte. Le lacune si spostano verso le impiantazioni di tipo p + , mentre
gli elettroni verso lo strato n+ .
Per una particella al minimo di ionizzazione (MIP, Minimum Ionizing Particle), l’energia
2.5. ARM #2
27
media persa all’interno del silicio è pari a 388 eV/µm e, poiché sono necessari, in media,
3.67 eV per creare una coppia elettrone-lacuna, una MIP, in uno spessore di 300 µm, rilascia
in media una carica pari a circa 5 fC [3]. Tuttavia la distribuzione in assorbitori sottili è
meglio descritta dalla teoria di Landau [29] in cui il parametro d’interesse è la perdita più
probabile di energia, che è circa 270 eV/µm [30]. Di conseguenza, in un rivelatore spesso
300 µm, una MIP rilascia con più probabilità circa 3.5 fC.
2.5.2 I sensori
I sensori che abbiamo utilizzato per il sistema tracciante di LHCf sono stati realizzati dalla Hamamatsu Photonics sotto le specifiche della collaborazione SCT (Silicon microstrip
Semiconductor Tracker), per essere usati in una parte nel sistema tracciante di ATLAS [31].
I silici che abbiamo utilizzato per LHCf hanno uno spessore di 275 µm, un pitch di 80 µm
ed hanno 768 strisce che saranno lette alternativamente una sì e una no.
Complessivamente verranno utilizzati otto sensori suddivisi in coppie e ruotati l’uno rispetto all’altro di 90◦ , al fine di misurare il profilo trasversale dello sciame per ricavarne la
posizione XY del centro.
2.5.3 Gli ibridi
È stata quindi realizzata, dal servizio di elettronica della sezione di Firenze dell’INFN, una
scheda multistrato per ospitare l’elettronica per la lettura dei segnali dei rivelatori al silicio.
Questa scheda è stata denominata FEH (Front End Hybrid) o più semplicemente “ibrido” 3 .
Descriverò più in dettaglio nel paragrafo 4.4 sia questa scheda che il pitch-adapter utilizzato per riportare i segnali dai silici ai chip di preamplificazione alloggiati sull’ibrido.
3
L’origine di questo nome deriva dal fatto che i primi circuiti di questo tipo erano realizzati con tecnologia
ibrida su substrati di ossido di Alluminio; oggi invece, con tale termine, si intende genericamente un circuito
stampato di piccole dimensioni con alta densità di componenti.
28
2.6 Progettazione dei calorimetri di LHCf
Al fine di soddisfare alcuni requisiti basilari per il rivelatore LHCf, come la massimizzazione
delle sue prestazioni, o la semplificazione della struttura stessa del rivelatore, sono state eseguite alcune simulazioni con FLUKA [32] per analizzare diverse configurazione geometriche
possibili. Tali studi hanno portato alla scelta di configurazioni differenti per i due rivelatori
che costituiscono LHCf.
Una volta decisa la geometria dei rivelatori, tramite le simulazioni sono state studiate ed
ottimizzate le loro prestazioni.
Andrò ora a riportare alcuni risultati ottenuti da queste simulazioni.
2.6.1 Ottimizzazione del calorimetro e accettanza
Sapendo che per il tungsteno il raggio di Molière, che è la variabile utilizzata per descrivere
la dimensione trasversa per uno sciame elettromagnetico, è di 0.93 cm, la torre più piccola
per entrambi i rivelatori è stata ideata cercando di minimizzare le dimensioni, per rendere
il rivelatore più compatto possibile, rimanendo entro i limiti imposti da tale variabile per
garantire un buon contenimento laterale degli sciami. In ogni caso, per gli sciami non completamente centrati sulla torre, è possibile effettuare una correzione all’energia misurata per
lo sciame, se si conosce il punto di impatto del fotone sul calorimetro. Questo fenomeno è
osservabile in figura 2.9(a), in cui è riportato il numero di particelle create negli sciami originati da elettroni di alta energia, misurate nel test beam del 2004, in funzione della distanza
del punto d’impatto degli elettroni dal bordo; si può notare una netta diminuzione quando
tale distanza diventa minore di 4-5 mm.
Per ovviare a questo problema è stato deciso di utilizzare le informazioni provenienti
dal sistema sensibile alla posizione, inserito in LHCf per misurare la posizione d’impatto
dei fotoni al fine di stabilirne l’impulso trasverso; infatti, nota la posizione del centro dello
sciame, è possibile andare a correggere la misura di energia. In figura 2.9(b) si può vedere
2.6. Progettazione dei calorimetri di LHCf
29
(a)
(b)
Figura 2.9: L’immagine di sinistra rappresenta il numero di particelle rivelate nello sciame in
funzione della distanza dal bordo per i dati acquisiti su fascio nei test del 2004 per elettroni
incidenti di elevata energia. Nell’immagine di destra invece si ha la correzione per questo
fenomeno sfruttando l’informazione sulla posizione del centro dello sciame misurato dalla
parte tracciante.
questa correzione: è possibile ottenere una buona risoluzione in energia dello sciame fino a un
punto d’impatto degli elettroni (e dei fotoni in LHC) entro 2 mm dal bordo del calorimetro.
Nelle figure 2.10 e 2.11 invece, è possibile vedere la sezione trasversa dei due rivelatori.
211.8
5
Torri del
calorimetro
20
87.7
R47.8
40
96
Proiezione nella posizione
della TAN nella regione
ellittica del tubo a vuoto
Centro del fascio
Pareti interne della TAN
Figura 2.10: Sezione trasversa di ARM #1. In blu è mostrata la proiezione della sezione
trasversa del tubo a vuoto in D1.
Da queste figure è possibile, inoltre, osservare le principali cause che limitano l’accettanza dello strumento.
La prima causa è che la struttura stessa dello slot in cui è alloggiato il rivelatore ha delle
30
Figura 2.11: Sezione trasversa di ARM #2. In blu è mostrata la proiezione della sezione
trasversa del tubo a vuoto in D1
dimensioni limitate, data la distanza di 96 mm tra i due tubi prima della zona di ricombinazione. È impossibile realizzare un rivelatore più grande in quanto sarebbe impossibile
inserirlo all’interno di questi alloggiamenti.
La seconda è legata, invece, alla zona tra il punto di interazione e la TAN. Studiando le
traiettorie delle particelle neutre tra IP1 e TAN si è visto che l’apertura massima per cui queste traiettorie sono completamente contenute dentro il tubo a vuoto, è definita dalla struttura
stessa del tubo a vuoto nella regione del dipolo D1, circa ±85 m dal punto di interazione. In
questa regione il tubo a vuoto ha una forma ellittica i cui assi sono 128 mm e 53 mm e la
proiezione di questa apertura nel punto in cui è situato LHCf (55 metri dopo) è un ellisse i
cui assi sono 211.8 mm e 87.7 mm. Le particelle neutre che entrano nella TAN al di fuori da
questa ellisse devono aver quindi attraversato il tubo a vuoto, oppure sono state create in un
punto diverso da IP1.
ARM #1 è stato ottimizzato nell’ipotesi in cui sia possibile effettuare dei movimenti in
verticale; ARM #2 invece è stato ottimizzato per aumentare le prestazioni nell’ipotesi in cui
31
non sia possibile muovere lo strumento, perciò la seconda torre è stata posizionata quasi
interamente all’interno dell’ellisse, aumentando così l’accettanza dello strumento.
2.6.2 Discriminazione fotoni/neutroni
Nella figura 2.12 è riportata una simulazione del numero di particelle, espresse in termini di
MIP (Minimum Ionizing Particle), in uno sciame prodotto da fotoni di energie diverse nella
torre piccola di ARM #1, in funzione del numero degli strati.
Figura 2.12: Curve di sviluppo degli sciami nel rivelatore per fotoni da 100 GeV (in rosso)
e da 1 TeV (in blu).
Come si può vedere, per fotoni di 1 TeV, ci aspettiamo circa 10000 MIP nei primi strati
del rivelatore. Nella figura 2.13 invece, si ha una simulazione che mette in luce le differenze tra i fotoni e i neutroni: mentre gli sciami generati dai fotoni sono contenuti entro i
primi strati, quelli dei neutroni si estendono più in profondità, permettendo quindi di poter
discriminare le due particelle che hanno dato luogo allo sciame.
32
Figura 2.13: Curve di sviluppo degli sciami per dei fotoni da 2 TeV (in nero) e per neutroni
da 4 TeV (in rosso).
2.6.3 Ricostruzione di π 0
Nell’ipotesi in cui due fotoni colpiscano ciascuno una delle due torri calorimetriche è possibile, tramite una ricostruzione della massa invariante, determinare se questi due fotoni
provenivano dal decadimento di un π 0 .
Nella figura 2.14 si può vedere una simulazione per la distribuzione della massa invariante di due fotoni ricostruita per ARM #1 nel caso in cui la torre più piccola sia centrata sulla
linea dei fasci.
Nel caso in cui le condizioni dei due fasci non fossero particolarmente pulite, e quindi
producessero un alto fondo di particelle spurie, il segnale di un singolo fotone potrebbe essere
difficile da discriminare; invece, grazie al vincolo cinematico della massa invariante dei due
fotoni, il segnale di un π 0 , ricostruito completamente, è più netto e quindi più facilmente
identificabile in condizioni di alto rumore.
33
Figura 2.14: Simulazione della distribuzione della massa invariante ricostruita di due fotoni.
In questo grafico è stata considerata una risoluzione del 5% in energia e una risoluzione di
200 µm nella posizione del γ.
2.6.4 Distribuzione energetica e rate aspettato per γ e π 0
Utilizzando quattro diversi codici Monte Carlo (DPMJET3, QGSJET, QGSJET-II e SIBYLL)
è stata ricavata la distribuzione aspettata di energia per i γ singoli che incidono su ARM #1
posizionato con il centro della torre piccola sulla linea del fascio. Come si può vedere in
figura 2.15, il modello SIBYLL ha una resa di fotoni inferiore rispetto agli altri tre di circa
un fattore 2. Perciò, andando a effettuare un misura della sezione d’urto inclusiva per i γ con
una buona precisione, è possibile discriminare tale modello dagli altri.
La discriminazione fra gli altri tre modelli è più complessa e si basa sostanzialmente su
una presa dati in cui il centro della torre piccola sia posto 3 cm più in alto rispetto alla linea
del fascio.
Un’analisi simile è stata effettuata per i π 0 e, come si può vedere in figura 2.16, i risultati
sono molto simili al caso dei γ; anche in questo caso la resa del modello SIBYLL è la metà
degli altri.
Per avere un’idea del rate di eventi aspettati, osserviamo che gli spettri riportati in figu-
Particelle/bin
34
−3
10
−4
10
−5
10
−6
10
1
2
3
5
6
7
4
Energia del fotone (TeV)
Conteggi (per 10 7inelast.)
Figura 2.15: Distribuzione energetica per i γ ottenuta con quattro modelli differenti.
DPMJET3
QGSJET2
QGSJET1
SIBYLL
10 3
10 2
10
1
0
1
2
3
4
5
6
7
Energia del pione (TeV)
Figura 2.16: Distribuzione energetica per il π 0 ottenuta con quattro modelli differenti.
ra 2.15 e 2.16 si riferiscono a un minuto di presa dati alla luminosità di 10 29 cm−2 s−1 . Pochi
giorni di presa dati sono quindi sufficienti per effettuare le misure richieste di sezione d’urto
con buona statistica.
Capitolo 3
Elettronica di LHCf
L’elettronica utilizzata in LHCf si basa prevalentemente su ASIC (Application Specific Integrated Circuits) sviluppati appositamente per LHC, tenendo conto delle stringenti richieste
che sono necessarie per operare a questo acceleratore. Tra di essi, quelli che ricoprono un
ruolo fondamentale sono i chip di preamplificazione e formazione utilizzati nell’elettronica
di primo stadio (o, più comunemente, front end) di ciascun rivelatore; ogni apparato di rivelazione genera, come risultato finale del passaggio delle particelle, dei deboli segnali di corrente che dovranno essere amplificati, formati ed immagazzinati in attesa della trasmissione
al sistema di acquisizione; tali operazioni vengono eseguite da questi dispositivi.
In questo capitolo esporrò inizialmente i problemi generici presenti nella realizzazione di
un chip di front end utilizzato per LHC e le soluzioni adottate, quindi spiegherò in dettaglio
le richieste per il chip che dovrà essere utilizzato nel tracciatore di LHCf. Alla fine descriverò, in maniera schematica, la catena elettronica di LHCf nella sua completezza, che verrà
descritta in maniera dettagliata nei capitoli successivi.
35
36
3. ELETTRONICA DI LHCF
3.1 Il chip di front end
3.1.1 Richieste generiche per LHC
Le prime richieste nello sviluppo dei chip di front end per LHC sono ovviamente che questi
siano resistenti alle radiazioni (rad hard) e che abbiano tempi di formazione del segnale dell’ordine di 25 ns. Per quanto riguarda la prima richiesta, essa deriva dal fatto che questi chip
saranno posizionati in zone esposte a intense radiazioni; la dose di radiazione a cui questi
chip saranno sottoposti nei 10 anni di funzionamento di LHC dipenderà ovviamente dalla posizione che avranno all’interno dei vari rivelatori; tipicamente, comunque, l’elettronica dovrà
resistere a qualche decina di Mrad(Si) di radiazione ionizzante ed a un flusso di neutroni di
oltre 1014 n cm−2 . Per quanto riguarda la seconda, dovendo funzionare con i tempi imposti
da LHC, il tempo di formazione del segnale non può essere di molto superiore al tempo che
intercorre tra 2 beam crossing successivi (25 ns), altrimenti effetti di pile up diventerebbero
significativi.
Nello sviluppo di un chip di front end per LHC, si deve inoltre considerare che ogni 25 ns
(40 MHz) vi sarà una collisione tra due pacchetti di protoni e quindi una possibile interazione
interessante da memorizzare; conseguentemente ci sarà bisogno di un sistema che consenta
di capire se un evento debba essere memorizzato oppure no. Poiché per questa operazione
possono essere necessari ben più di 25 ns, in quanto devono essere messe assieme le informazioni di più sottorivelatori, l’ASIC dovrà essere in grado di conservare i dati dell’evento;
per far ciò vengono utilizzate delle memorie analogiche, dette pipeline analogiche, costituite
da una matrice di condensatori, riempite in maniera continua ogni 25 ns.
La scrittura nelle memorie è fatta in modo sincrono con il segnale di clock della macchina
a 40 MHz; in questo modo, ad ogni colpo di clock, una carica proporzionale al segnale in
ingresso dell’ASIC viene accumulata in una colonna di condensatori (pari al numero dei
canali in ingresso), mentre al colpo successivo verrà riempita un’altra colonna. Quando tutte
le colonne saranno state riempite, allora i dati nella prima colonna verrano sovrascritti in un
3.1. Il chip di front end
37
ciclo continuo.
Una delle principali funzionalità per un chip di preamplificazione e formazione perciò
sarà quella di effettuare una prima riduzione dei dati, e ciò può essere realizzato grazie al
fatto che la maggior parte degli eventi non sarà interessante da un punto di vista fisico.
Un evento interessante sarà segnalato da un segnale di trigger sincrono con il clock, detto
“trigger di primo livello” (LV1), che arriverà con un certo ritardo, detto latenza, rispetto
all’evento.
All’arrivo di segnale di LV1, viene memorizzato l’indirizzo della colonna scritta un certo
numero di colpi di clock precedenti rispetto all’arrivo del segnale del trigger in una FIFO
interna al chip; tale numero è ovviamente pari al valore della latenza. Questo evento innesca
un meccanismo di protezione che andrà a vietare la scrittura in quella colonna nel ciclo di
scrittura successivo; al fine di avere una ricostruzione migliore del segnale, è possibile andare
a proteggere dalla scrittura anche le colonne vicine.
Le colonne così protette potranno essere lette ad una frequenza inferiore rispetto a quella
di scrittura e, una volta che i dati saranno stati letti, verrà tolto dalla FIFO il valore della
colonna rendendo i condensatori di nuovo disponibili per la scrittura.
Ovviamente questo meccanismo implica anche una dimensione minima della memoria;
se essa avesse una profondità minore del valore della latenza, allora l’evento d’interesse
fisico verrebbe immancabilmente sovrascritto.
3.1.2 Richieste per LHCf
Per quanto riguarda nello specifico il chip per il front end di LHCf, esso deve soddisfare
anche due richieste specifiche:
• Elevato numero di canali in ingresso.
• Alto range dinamico.
38
Le motivazioni della prima richiesta è ovvia: poiché si andranno a leggere 384 microstri-
sce per ogni modulo, maggiore sarà il numero dei canali in ingresso per chip e minore sarà
il numero di chip necessari per ogni silicio.
Per quanto riguarda invece il range dinamico, sono state eseguite delle simulazioni con
FLUKA [32] al fine di stimare il numero di particelle attese sul rivelatore e, conseguentemente, l’energia rilasciata sulle singole strisce in corrispondenza degli sciami prodotti da
fotoni di alta energia. Queste simulazioni sono state eseguite supponendo di usare dei sensori
al silicio con uno spessore di 300 µm e con passo di 100 µm; inoltre è stato assunto che una
Energia (GeV)
MIP rilasci una carica di 3.5 fC in 300 µm di silicio (paragrafo 2.5.1).
Figura 3.1: Profilo trasversale osservato nei rivelatori al silicio per uno sciame prodotto
da un gamma di 1 TeV ottenuto tramite una simulazione con FLUKA. La riga orizzontale
rappresenta il range dinamico del chip PACE (400 MIP).
In figura 3.1 è riportata la simulazione del profilo trasversale di uno sciame prodotto da
un γ di 1 TeV ad una profondità di 10 X0 ; il numero di MIP generate da un fotone da 1 TeV,
negli strati più interni di LHCf, è dell’ordine di 10000 unità su superfici dell’ordine di 1 cm 2
(raggio di Molière per il tungsteno) e, come si può vedere dalla simulazione, il massimo
3.2. Schema dell’elettronica della parte tracciante di LHCf
39
della carica rilasciata è concentrato in poche strisce (3-4 al passo di 100 µm) su cui viene
depositata un’energia massima di circa 40 MeV, corrispondenti a 500 MIP, il range dinamico
del chip che deve essere utilizzato deve quindi essere dell’ordine di 500 MIP.
Tra i vari chip che sono stati sviluppati negli ultimi anni per LHC, quello che più soddisfaceva le nostre richieste era l’ASIC sviluppato per i silici del preshower del calorimetro
elettromagnetico di CMS [33]. Tale chip, chiamato PACE ha tempi di formazione dell’ordine
di 25 ns, 32 canali in ingresso e un range dinamico di 400 MIP com’è descritto in maniera
esauriente nel prossimo capitolo.
Una volta noto il range dinamico del chip che verrà utilizzato, sono state eseguite ulteriori simulazioni per verificare se un’eventuale saturazione sul massimo degli sciami, pregiudicasse la capacità di ricostruire in maniera precisa il punto d’impatto del fotone. Da queste
nuove simulazioni è risultato che la risoluzione spaziale non veniva degradata in maniera
significativa neanche per fotoni da 2 TeV.
3.2 Schema dell’elettronica della parte tracciante di LHCf
La figura 3.2 riporta schematicamente la catena elettronica, che ho contributo a sviluppare nel
corso del lavoro di tesi, per controllare e acquisire i dati provenienti dalla parte del tracciatore
di LHCf. Essa può essere suddivisa in tre sottoclassi, di cui ora darò solo una visione generale
per poi descriverle, più in dettaglio, nei capitoli successivi. Le tre parti sono:
• Elettronica di front end (FEH), posta nelle immediate vicinanze del rivelatore e costituita essenzialmente degli ibridi su cui vi sono i chip di preamplificazione PACE per
la lettura del segnale dei rivelatori al silicio.
• Elettronica di readout (FED+DOHM), posta nella zona della TAN, costituita da una
scheda madre, su cui vi sono i diversi dispositivi per il controllo dei PACE e dei segnali
veloci, oltre alle schede contenenti gli ADC per il campionamento del segnale. Ci sono
40
inoltre due schede, una per ricevere i comandi dalla counting-room e una per inviare i
dati alla counting-room in fibra ottica.
• Elettronica di controllo e DAQ, posta nella counting-room USA 15 collocata nella
caverna di ATLAS a circa 250 m dalla zona della TAN.
FEH
PACE
PACE
PACE
PACE
PACE
PACE
PACE
PACE
PACE
PACE
PACE
PACE
DataValid, CollAdd, AFULL
ReSync
CalPulse
LV1
Clock
Si
FRONT END
Analog Out
14 bus I2C
DOHM
Data, Clk+T1
AD41240
CCUM
AD41240
Dati
Dati
Clock+T1
PLL
AD41240
Dati
Clock
PLL
Clock
T1
FPGA
Cyclone
READ OUT
FIFO
Controlli
Controlli
QPLL
Clock
GOH
FED
Computer con il
FEC e la TSC
Computer con la
scheda di acquisizione
CONTROLLO
E
DAQ
Figura 3.2: Diagramma schematico dell’elettronica di LHCf. Le varie parte verranno
descritte in dettaglio nel seguito.
Lo schema di principio dell’intera catena elettronica è il seguente: il FEC (Front End
Control), una scheda PCI posta all’interno del computer di controllo dell’apparato, invia
su fibra ottica al DOH (Digital Optical Hybrid) due segnali, uno chiamato clk-T1 e uno
data.
3.3. Segnali impiegati
41
Il segnale clk-T1, generato dalla TSC (Trigger Sequencer Card), una scheda da me
inserita nel medesimo computer del FEC, è un segnale sincrono con il clock a 40 MHz, nel
quale sono codificati il clock stesso e il segnale T1; tale segnale può indicare il trigger di primo livello (LV1), il segnale per la calibrazione (CalPulse) o il segnale di reset (ReSync)
a seconda della sequenza di bit codificata.
Il segnale data invece viene generato dal FEC stesso ed è utilizzato per trasmettere i
comandi lenti da dare ai diversi dispositivi.
Quindi, dal DOH, questi due segnali giungono alla CCU (Communication and Control
Unit); il segnale data viene interpretato dalla CCU che trasmette i comandi, tramite un bus
I2 C, ai vari dispositivi presenti sulle schede mentre il segnale clk-T1 passa direttamente
alla PLL (Phase-Locked Loop) che separa il segnale di clock da quello di T1. Tramite una
FPGA di controllo, sulla scheda madre si decodifica quindi il segnale T1, estraendo i tre
segnali LV1, CalPulse e ReSync che, assieme al segnale di clock e ai comandi I 2 C,
vengono mandati ai PACE posti sugli ibridi.
Una volta effettuata la lettura dai silici, i PACE inviano i segnali analogici alla scheda con
gli ADC posta sulla scheda madre e alcuni segnali di controllo alla FPGA. Dopo essere stati
convertiti dagli ADC, i dati raccolti vengono immagazzinati dentro alcune FIFO poste sulla
scheda madre. La FPGA gestisce la scrittura e la lettura da queste FIFO e i dati immagazzinati vengono inviati, tramite il GOL (Gigabit Optical Link), ad una scheda di acquisizione
posta in un computer nella counting-room.
3.3 Segnali impiegati
I segnali coinvolti sono di due tipologie diverse a seconda delle diverse tempistiche richieste.
Sono stati quindi scelti due protocolli differenti a seconda che i segnali fossero sincroni con
il clock (e quindi segnali “veloci”), oppure no (e quindi segnali “lenti”).
Per quanto riguarda i segnali veloci, per ridurre l’eventuale rumore generato dall’acco-
42
piamento dei segnali digitali veloci, su tutte le schede è stato scelto di impiegare il formato
LVDS; invece per quelli lenti, è stato scelto di utilizzare il protocollo I2 C.
3.3.1 Protocollo LVDS
Il protocollo LVDS (Low Voltage Differential Signaling) è uno standard elettronico di comunicazione introdotto dalla National Semiconductors [34].
Esso è un sistema di trasmissione differenziale, basato quindi su due canali, uno trasporta
il segnale mentre l’altro il suo complemento.
Driver
Current
Source
Receiver
~3.5mA
100 Ω
~350mV
Figura 3.3: Schema di funzionamento di un trasmettitore LVDS.
In figura 3.3 è possibile vedere lo schema di funzionamento: il segnale LVDS è generato
da un driver, che converte i segnali logici in segnali differenziali, e letto da un receiver, che,
viceversa, trasforma i segnali differenziali in segnali logici. In figura si noti anche l’impedenza di terminazione necessaria al receiver per generare la tensione di uscita; il valore di questa
impedenza deve essere compreso tra 90 Ω e 110 Ω, a seconda dell’impedenza caratteristica
della linea.
I livelli logici sono centrati attorno ad un valore circa 1.25 V con un’escursione totale di
350 mV, indipendentemente dalla tensione di alimentazione del driver.
I segnali LVDS sono quindi stabili, sono caratterizzati da un’alta velocità di trasmissio-
43
ne (≥ 200 Mbps), hanno il pregio di avere una bassa dissipazione di potenza e di essere
relativamente immuni al rumore.
Un altro vantaggio della tecnologia differenziale è che, essendo le linee percorse da coppie di segnali uguali, ma opposti, si ha una riduzione nell’interferenza elettromagnetica sui
circuiti adiacenti.
3.3.2 Protocollo I2C
Il protocollo I2 C (Inter-Integrated Circuit) consiste in un semplice bus bifilare sviluppato
dalla Philips per permettere una comunicazione di tipo seriale lento fra dispositivi dedicati [35].
Questo protocollo nasce dall’esigenza di scambiare informazioni, di controllo o altro,
tra integrati presenti su di uno stesso circuito stampato nel caso in cui non siano richiesti
particolari requisiti per quanto riguarda la velocità di trasmissioni dati.
I dati vengono trasferiti tipicamente ad una frequenza di 100 kbit/s, ma con tale protocollo
è possibile anche arrivare alla frequenza di 3.4 Mbit/s.
Il bus è di tipo seriale, con una linea bidirezionale per i dati detta SDA (Serial DAta) e
una monodirezionale per il clock detta SCL (Serial CLock). Le periferiche possono essere di
tipo master o slave e solo le prime sono in grado di iniziare una trasmissione e di generare
il segnale di clock. Inoltre con il protocollo I2 C è possibile avere anche più master collegati
sullo stesso bus.
Le due linee sono connesse alla tensione positiva di alimentazione tramite una resistenza
di pull-up, questo perché i dispositivi connessi sul bus sono tipicamente a collettore aperto
per realizzare la funzione di wired-AND1 .
Ogni dispositivo è identificabile univocamente da un indirizzo hardware, in tal modo
il master sarà in grado di decidere con quale dispositivo del bus interagire semplicemente
andando a cercare quello con un determinato indirizzo.
1
La logica wired consiste nel realizzare operazioni logiche elementari collegando insieme le uscite di porte
diverse.
44
Quando il bus è libero le due linee sono nello stato logico ALTO; quindi si definiscono
le condizioni di inizio e fine trasmissione nel seguente modo:
• START: quando avviene una transizione ALTO-BASSO sulla linea SDA mentre la
linea SCL è nello stato ALTO.
• STOP: quando avviene una transizione BASSO-ALTO sulla linea SDA mentre la linea
SCL è nello stato ALTO.
Queste due condizioni sono sempre generate dal master e il bus viene considerato occupato dopo uno START e libero dopo uno STOP; tuttavia è possibile, dopo uno START,
generare un nuovo segnale di START, detto START ripetuto, al posto dello STOP e in questo
caso tale condizione è identica a quella dello START iniziale.
In conseguenza di ciò, durante la trasmissione dei dati, non dovrebbero esserci transizioni sulla linea SDA mentre la linea SCL si trova nello stato ALTO, altrimenti questi stati
verrebbero interpretati come un segnale di STOP (o di START ripetuto) e ciò causerebbe la
perdita dei dati.
In figura 3.4 è mostrato lo schema di base del funzionamento del protocollo I 2 C.
START
SCL
STOP
1
2
7
8
9
MSB
1
8
9
MSB
SDA
Indirizzo
R/W Ack
Dati
Ack
Figura 3.4: Schema di funzionamento del protocollo I2 C
Dopo il segnale di START, la trasmissione avviene inviando (o ricevendo) 8 bit alla volta
sulla linea SDA. Nei primi 7 bit del primo byte è codificato l’indirizzo del dispositivo, mentre su quello meno significativo (R/W) viene codificato il comando che indica se si vuole
45
leggere (nel caso il bit sia ad 1) o scrivere (nel caso in cui il bit sia a 0) sul dispositivo. Nei
byte successivi invece vi sono i dati.
Dopo ogni byte ricevuto lo slave deve tramettere un bit di conferma: il cosiddetto bit di
Acknowledge. Il funzionamento di tale procedura è il seguente: durante il nono colpo di clock,
il master rilascia la linea SDA, che quindi tenderebbe a tornare nello stato ALTO, se lo slave
non risponde la linea rimane nello stato ALTO e si verifica quindi la condizione di STOP,
interrompendo la trasmissione; se invece lo slave risponde, allora manda nello stato BASSO
la linea SDA, comunicando al master che è pronto per il colloquio. Se invece la trasmissione
dei dati avviene dallo slave al master, il master non trasmette il segnale di Acknowledge
(lasciando così la linea SDA nello stato ALTO), in questo modo lo slave rilascia la linea che
viene ripresa dal master.
Alla fine dei dati c’è quindi sempre il segnale di STOP.
Normalmente i dispositivi possono avere uno o più registri di controllo. Questo comporta
una leggera differenza nella scrittura e nella lettura dei dati in quanto, nel secondo caso, oltre
all’indirizzo del dispositivo si deve anche specificare in quale registro si vuole leggere o
scrivere.
Nelle tabelle 3.1 e 3.2 sono riportate le diverse procedure di lettura e di scrittura nel caso
in cui il dispositivo sia a più registri o a un solo registro. In grigio sono evidenziati i casi in
cui la linea SDA vada dallo slave al master.
Con “S”, “P” e “Sr” sono stati indicati rispettivamente lo START, lo STOP e lo START
ripetuto, con “A” e “A” i segnali di Acknowledge nel caso in cui la linea SDA sia pilotata dal
master o dallo slave (di conseguenza il segnale viene generato dall’altro dispositivo) e con
“R” e “W” i segnali di lettura e di scrittura.
Scrittura
S Slave addr.
Lettura
S Slave addr.
W
A
Register addr.
A
Sr
Data
W
A
Register addr.
A
Sr
Slave addr.
A
P
R
A
Data
A P
Tabella 3.1: Procedure di lettura e di scrittura per dispositivi con più registri.
46
Scrittura
S Slave addr.
Lettura
S Slave addr.
W
R
A
A
Data
Data
A
A
P
P
Tabella 3.2: Procedure di lettura e di scrittura per dispositivi con un solo registro.
Per alcuni dispositivi usati nella catena di controllo per LHCf, grazie ai pochi registri
I2 C presenti, è stato possibile dedicare alcuni bit dell’indirizzo per identificare l’indirizzo
hardware del dispositivo e i restanti per selezionare i registri; in questo modo, da un punto
di vista del protocollo I2 C ogni registro viene visto come un dispositivo distinto e quindi
per questi è possibile usare le procedure presenti nella tabella 3.2; per quelli più complessi
invece si devono utilizzare le procedure illustrate nella tabella 3.1.
Capitolo 4
Elettronica di front end: il chip PACE e il
circuito ibrido
In questo capitolo viene descritta l’elettronica di front end, che abbiamo sviluppato per
LHCf, comprendente il chip di preamplificazione PACE e il circuito ibrido utilizzato per
alloggiare i PACE.
Il mio contributo nel corso del lavoro di tesi, per quanto riguarda l’elettronica di front end,
è consistito nella selezione del chip PACE di preamplificazione, nella sua caratterizzazione
preliminare utilizzando delle schede prototipo, con lo scopo di ottimizzarne le prestazioni, in
particolare il range dinamico, e nella successiva caratterizzazione dei circuiti ibridi che sono
stati sviluppati appositamente per LHCf.
4.1 Introduzione
Il segnale di carica raccolto sulle microstrisce di silicio viene inviato ad una catena di circuiti
integrati posti nelle immediate vicinanze delle strisce. Questi circuiti servono più canali e
contengono usualmente un’unità di campionamento e di memorizzazione (sample & hold) e
un multiplexer per leggere serialmente i valori memorizzati, in modo tale da avere una sola
uscita analogica in corrispondenza di più canali di amplificazione. Grazie allo sviluppo delle
47
48
4. ELETTRONICA DI FRONT END: IL CHIP PACE E IL CIRCUITO IBRIDO
tecniche di integrazione, è ora possibile realizzare questi circuiti con un grande numero di
canali di lettura e di dimensioni molto contenuti, in modo tale da permettere la loro installazione anche nelle estreme vicinanze del rivelatore, riducendo così i problemi di occupazione
meccanica e di cablaggio.
L’ASIC utilizzato per il front end di LHCf è chiamato PACE (Preshower Analog CMS
Elettronics) ed è stato sviluppato per il preshower del calorimetro elettromagnetico (o ECAL
da Electromagnetic CALorimeter) di CMS.
4.2 Il chip PACE
Il PACE [36] è in realtà un chip costituito da due ASIC separati, chiamati Delta e PACE_AM
(Analog Memory), all’interno del medesimo componente ed è stato realizzato in tecnologia
0.25 micron.
La ragione per cui è stato realizzato un chip con due ASIC distinti deriva dalla prima
versione, chiamata PACE1, che era sostanzialmente un ASIC unico: durante i test, gli sviluppatori del PACE notarono che c’era un significativo accoppiamento di rumore tra la regione
logica attiva e la parte dedicata al trattamento del segnale analogico; nello sviluppo successivo, chiamato PACE2, hanno deciso di creare due chip distinti, uno per la parte di trattamento
del segnale analogico, il Delta, e l’altro per la memorizzazione analogica del segnale e la
sua trasmissione all’esterno del chip, il PACE_AM [37]. Il passaggio finale è stato quello di
passare dalla tecnologia DMILL a quella a 0.25 micron e quest’ultima versione è stata chiamata PACE3. Per tutto questo lavoro di tesi, quando mi riferisco al chip PACE, mi riferisco
ovviamente all’ultima versione, il PACE3.
In figura 4.1(a) è possibile vedere una foto del PACE in cui sono ben visibili i due ASIC
che lo costituiscono e, in particolare, a sinistra il Delta e a destra il PACE_AM.
Nella figura 4.1(b) invece è riportato una schema a blocchi del chip.
Per quanto riguarda il Delta, esso ha 32 ingressi analogici, ognuno dei quali è collegato
4.2. Il chip PACE
49
(a)
LCC
32
32
32
Matrice di memoria analogica
192 x 32
DAC & registri
Read
Amps.
Filter
32
Pre−amp.
DAC
Decoder
Registri
Calibrazione
Power
On
RESETh
LVDS
CalPulse
Logica di Controllo
Decoder
Encoder
Power On re
I2C
SCL SDA
Write Register
Skip Logic
Read Register
RESETh
RESETs
Multiplexer
PACE−AM
Delta
Diff
buffer
ADCCM
ColAdd
FIFO
AFull
Sequencer
LVDS inputs
Clk, LV1
ReSynch
AnOut
DataValid
I2C
SCL
SDA RESETs
(b)
Figura 4.1: Nella figura in alto è possibile vedere una foto del PACE costituito dai due chip
Delta (a sinistra) e PACE_AM (a destra). La figura in basso mostra lo schema a blocchi del
chip.
50
ad un preamplificatore e un formatore; inoltre, all’ingresso di ogni preamplificatore, c’è un
circuito di calibrazione per effettuare la calibrazione di ogni singolo canale tramite un impulso generato internamente. Il PACE_AM invece, contiene la memoria analogica, realizzata
tramite una matrice di 32x192 condensatori, gli amplificatori, un multiplexer che permette
una lettura seriale dei 32 canali in ingresso, più tutta una parte necessaria per la logica di
controllo.
La totalità dei segnali coinvolti direttamente con il sistema di lettura e di controllo per
il PACE, facendo riferimento alla figura 4.1(b), è riportata nella tabella 4.1, mentre la figura 4.2 riporta il diagramma temporale dei segnali in uscita dal PACE nell’intervallo di tempo
successivo a un segnale di trigger.
Nome
SLC
SDA
Clk
LV1
CalPulse
ReSync
RESETh
RESETs
ColAddr
DataValid
AFULL
ADCCM
AnOutPos
AnOutNeg
Tipo
Input
Bi.Dir
Input
Input
Input
Input
Input
Input
Output
Output
Output
Input
Output
Output
Standard
I2 C
I2 C
LVDS
LVDS
LVDS
LVDS
CMOS 2.5 V
CMOS 2.5 V
LVDS
LVDS
CMOS 2.5 V
analogico
analogico
analogico
Tabella 4.1: Segnali di interfaccia per il PACE
I segnali nominati SCL e SDA sono le due linee del bus I2 C di controllo, e vengono
utilizzati per impostare i vari registri interni.
I 4 segnali LVDS in ingresso sono, in dettaglio:
• Clk, il segnale del clock a 40 MHz di LHC;
• LV1, il trigger di primo livello;
4.2. Il chip PACE
51
• CalPulse, un segnale di calibrazione;
• ReSync, un segnale di reset che cancella tutti i dati memorizzati nel PACE e riallinea
i puntatori nella logica di controllo.
Per quanto riguarda invece i segnali di RESETh e RESETs, essi sono dei segnali asincroni di reset. Il primo è un segnale hardware che, tra l’altro, si attiva quando si ha un’accensione
del dispositivo, la cui funzione è quella di effettuare un reset dei registri I 2 C e di riportarli ai
valori di default. Per quanto riguarda invece il secondo, esso è un segnale generato via software e serve per effettuare un reset della linea I2 C, lasciando inalterati i valori immagazzinati
in tutti i registri. Questi due segnali sono attivi BASSI.
I tre segnali analogici sono l’uscita analogica differenziale pilotata alla frequenza di
20 MHz (AnOutPos e AnOutNeg) e un segnale (ADCCM) generato esternamente al PACE;
quest’ultimo serve per posizionare il livello medio dei segnali analogici differenziali nel
centro dell’intervallo di valori permessi per la conversione analogica-digitale effettuata dall’ADC, posizionato, nel nostro caso, sulla scheda di read out.
Il segnale ColAddr è una linea seriale che, ogni volta che viene letta una colonna,
trasmette l’indirizzo a 8 bit della colonna stessa. Questa informazione è molto utile per controllare che tutti i PACE siano sincroni tra loro; infatti, se un chip perde un segnale di trigger, allora rimane una colonna indietro rispetto agli altri e quindi tramite il suo segnale di
ColAddr, sarà facilmente identificabile. Subito dopo l’ultimo bit dell’indirizzo, iniziano a
uscire i dati sulla linea analogica.
Il segnale di DataValid indica quando i dati stanno uscendo dal PACE; tale segnale è
attivo ALTO, effettua la transizione BASSO-ALTO quando il primo bit dell’indirizzo della
colonna è sulla linea ColAddr e ritorna nello stato BASSO quando l’ultimo dei 32 dati
analogici è stato letto. Poiché ogni evento è composto dalla lettura di 3 colonne successive,
allora saranno presenti 3 impulsi di DataValid. Come si può vedere dalla figura 4.2, il
segnale di DataValid si attiva 20 cicli di clock dopo l’arrivo del trigger e rimane attivo
per 73 colpi di clock. Poiché tra un impulso e l’altro vi sono 19 cicli di clock, per leggere
(a)
AnalogOut
ColAddr
DataValid
LV1
PACE_CLK
AnalogOut
ColAddr
DataValid
LV1
PACE_CLK
20 cicli di clock
92 cicli di clock
MSB
8 cicli di clock
Ch 1
Ch 2
276 cicli di clock
LSB
1 ciclo
di clock
Ch 3
64 cicli di clock
Ch 31 Ch 32
19 cicli di clock
MSB
52
(b)
Figura 4.2: Diagramma delle tempistiche di lettura del PACE.
4.2. Il chip PACE
53
completamente le tre colonne ci vogliono 276 cicli di clock dall’arrivo del segnale di trigger
equivalenti a 6.9 µs; questo implica un limite superiore per la frequenza massima di lettura
a 145 kHz.
L’ultimo segnale è quello di AFULL, che indica che è stato raggiunto un determinato
numero di eventi memorizzati nella memoria analogica del PACE; nel nostro caso questo
numero di eventi è stato scelto pari a tredici.
4.2.1 La catena analogica
Uno schema della catena analogica del PACE è mostrato in figura 4.3.
Delta
Preamplificatore
&
LCC
Dalle
microstrisce
Delta
Formatore
Buffer
VPreamp
Cal
circuit
Verso il
PACE_AM
VShaper
HG
PACEAM
Cella di memoria
Amplificatore
Traslatore Track
di livello
&
Hold
MUX
32:1
Buffer di uscita
differenziale
Dal
Delta
AnOut_Pos
VMemRef
VMemRef
VADCCM
AnOut_Neg
VShifter
VOutBuf
Figura 4.3: Schema della catena analogica per il PACE.
Il segnale in ingresso al Delta è connesso direttamente ad un preamplificatore a cui è
associato un circuito per la compensazione della corrente di fuga (LCC, Leakage Current
Compensation). Tale circuito serve per far funzionare correttamente il preamplificatore, anche in presenza di eventuali aumenti significativi della corrente di buio del sensore indotte
54
dal danneggiamento da radiazioni. Per far ciò basta modificare il valore della tensione di
riferimento in ingresso al circuito di LCC, VPreamp1 ; in tal modo è possibile aggiustare
opportunamente il valore in continua in uscita dal preamplificatore.
Il segnale negativo in uscita dal preamplificatore viene quindi trasformato, tramite un
formatore realizzato con un filtro CR-RCn del secondo ordine, in un segnale positivo con un
tempo di massimo di 25 ns.
Questo formatore è stato progettato per operare in due modalità, alto guadagno (HG,
High Gain) e basso guadagno (LG, Low Gain). Nella prima modalità l’intervallo dinamico
è 0 ÷ 50 MIP, con un rapporto mV/MIP pari a circa 21, nell’altra modalità invece ogni MIP
corrisponde a circa 3.5 mV, con un intervallo dinamico di 0 ÷ 400 MIP 2 . Il valore in continua
dell’uscita del formatore è controllato dalla tensione VShaper.
Il segnale così formato passa al PACE_AM e viene memorizzato analogicamente in una
matrice di condensatori in attesa di una decisione da parte del sistema di trigger.
La lettura e la scrittura in questi condensatori sono eseguite da una specifica unità di
controllo costituita da due shift register, uno dei quali controlla il puntatore di scrittura e
l’altro quello di lettura, da un sistema per memorizzare l’indirizzo delle colonne in cui è
stato scritto un evento di interesse fisico in corrispondenza di un segnale LV1 di trigger e da
dei buffer per pilotare i segnali degli interruttori nella matrice di condensatori.
I puntatori di lettura e scrittura sono separati tra di loro dal valore della latenza 3 ; inoltre
il puntatore di scrittura scrive nelle colonne dispari quando si muove da sinistra a destra e in
quelle pari quando si muove da destra a sinistra secondo un codice binario riflesso 4 .
Quindi si ha un amplificatore, un traslatore di livello, un circuito di Track & Hold e un
multiplexer che serializza i 32 canali di ingresso.
1
Le correnti e le tensioni presenti in figura 4.3 vengono generate interamente al dispositivo tramite dei DAC
controllabili mediante I2 C come verrà descritto nel seguito.
2
Ricordo che una MIP rilascia una carica di 3.5 fC in 300 µm di silicio.
3
Il concetto di latenza è stato introdotto nel paragrafo 3.1.1.
4
Tale codice, più comunemente detto Gray code, è un codice numerico binario in cui due valori successivi
differiscono tra loro di un solo bit ed è utilizzato per minimizzare il rumore indotto dalle transizioni digitali.
4.2. Il chip PACE
55
Sia le celle della memoria che l’amplificatore hanno una tensione di riferimento, VMemRef,
il cui valore dovrebbe essere il più possibile simile al valore in continua in uscita dal Delta.
Come ultimo stadio della catena c’è un amplificatore differenziale la cui uscita è centrata rispetto al segnale di modo comune, normalmente generato dall’ADC utilizzato per la
conversione (ADCCM, ADC Common Mode).
Le due tensioni di riferimento, VShifter e VOutBuf, sono molto importanti per mantenere il segnale in uscita dal PACE entro i limiti di funzionalità del dispositivo, in quanto
agiscono direttamente sul segnale amplificato.
Il circuito di calibrazione
Per assicurarsi del corretto funzionamento di ogni canale e per verificare che la risposta di
ogni canale sia lineare, è stato inserito anche un circuito di calibrazione interno al chip, il
cui funzionamento consiste nel caricare un condensatore di valore noto posto in ingresso al
preamplificatore del Delta con un gradino di tensione interna, chiamata VCal.
Questo circuito, inoltre, è stato progettato in modo da poter funzionare in due modalità
diverse: alta e bassa precisione (HP e LP da High Precision e Low Precision). La prima copre
un intervallo di −10 ÷ 10 MIP con una risoluzione di un decimo di MIP, mentre la seconda
copre un intervallo di −10 ÷ 400 MIP con una risoluzione di 2.5 MIP.
I valori negativi sono possibili in quanto il circuito di calibrazione interno ha una tensione di riferimento di alcuni mV e quindi, se il valore di VCal è inferiore alla tensione di
riferimento, viene indotto un segnale negativo nella catena di preamplificazione.
4.2.2 Registri I2C
Tramite alcuni registri a 8 bit, accessibili mediante il protocollo I2 C, è possibile andare a
cambiare e controllare il modo di funzionamento del PACE. Questi registri sono divisibili in
tre categorie: registri DAC, registri in cui vi è il numero identificativo del chip e registri di
controllo.
56
In tabella 4.2(a) è possibile vedere i 16 registri del Delta, mentre in tabella 4.2(b) vi sono
i 13 registri del PACE_AM.
(a) Delta
Nome
numero
Cont.Reg<0>
0
Cont.Reg<1>
1
ChipID<0>
2
ChipID<1>
3
CalChan<0>
4
CalChan<1>
5
CalChan<2>
6
CalChan<3>
7
VCal
8
VoPreamp
9
VoShaper
10
VSpare
11
IPreamp
12
IShaper
13
ISF
14
ISpare
15
tipo
W/R
W/R
RO
RO
W/R
W/R
W/R
W/R
W/R
W/R
W/R
W/R
W/R
W/R
W/R
W/R
(b) PACE_AM
Nome
numero
Cont.Reg
0
Lat
1
ChipID<0>
2
ChipID<1>
3
VMemRef
4
VShift
5
VOutBuf
6
IReadAmp
7
Ishift
8
IMuxBuf
9
IOutBuf
10
ISpare
11
UpsetReg
12
tipo
W/R
W/R
RO
RO
W/R
W/R
W/R
W/R
W/R
W/R
W/R
W/R
R
Tabella 4.2: Registri I2 C per i due dispositivi.
I registri DAC sono in pratica i registri che controllano le diverse variabili analogiche di
corrente o di tensione utilizzate all’interno del dispositivo tramite dei convertitori digitalianalogici a 8 bit. Tali registri sono caratterizzati dall’avere come iniziale una “V” o una “I”.
Sia per il Delta che per il PACE_AM ci sono 2 registri che contengono un numero identificativo del chip. La scrittura in questi registri viene effettuata tramite un laser quando i PACE
sono ancora sul wafer di silicio e vi sono codificati il numero del wafer, il tipo di ASIC (Delta o PACE_AM) e la posizione XY del chip nel wafer. Questi registri sono ovviamente di
sola lettura.
I 4 registri del Delta, chiamati CalChan, servono a specificare quale canale si vuole
andare a calibrare mentre per il PACE_AM il registro Lat serve per registrare il valore della
latenza e il registro UpsetReg serve a controllare eventuali problemi dovuti a single event
upset (SEU) indotti da radiazioni.
4.2. Il chip PACE
57
Per quanto riguarda invece i registri di controllo, l’allocazione dei bit per il Delta è
mostrata nelle tabella 4.3, mentre per il PACE_AM è mostrata nella tabella 4.4.
7
7
-
6
6
-
5
-
4
CalPrec.
5
-
4
-
(a) Cont.Reg<0>
3
2
CalMode<1> CalMode<0>
1
Gain
(b) Cont.Reg<1>
3
2
1
DACsel<3> DACsel<2> DACsel<1>
0
Sleep/Run
0
DACsel<0>
Tabella 4.3: Registri di controllo per il Delta.
7
Lat
ErrEn
6
DACsel
<2>
5
DACsel
<1>
4
DACsel
<0>
3
Inhibit
ColAdd
2
Inhibit
DataValid
1
Probe
Mode
0
Sleep/Run
Tabella 4.4: Registro di controllo per il PACE_AM.
La funzione dei bit “Sleep/Run” è ovviamente quella di accendere o spegnere il dispositivo: se è uguale a 0 allora il dispositivo è spento, altrimenti è acceso. I bit “DACsel” servono
a selezionare quale registro di DAC poter controllare; i due dispositivi, infatti, hanno anche
due uscite denominate “DACo-I” e “DACo-V” sulle quali viene presentato il corrispettivo
segnale analogico impostato nel registro del DAC a seconda di quale bit è attivo. Queste
uscite possono quindi essere mandate a un dispositivo, ad esempio un ADC, per leggerne il
valore; è quindi possibile controllare che il valore impostato sia proprio quello voluto. Nel
caso del Delta sono necessari 4 bit, mentre per il PACE_AM ne bastano solo 3. Questa funzionalità è stata intensamente utilizzata nella fase di test, come descritto più avanti in questo
capitolo.
Per quanto riguarda gli altri bit nei registri di controllo per il Delta, “Gain” serve per selezionare il guadagno (se è uguale a 0 allora siamo in modalità di basso guadagno, altrimenti
mettendo il bit ad 1 si passa ad alto guadagno), “CalPrec” serve per specificare la precisione
della calibrazione (con il bit a 0 si ha bassa precisione, altrimenti si ha alta precisione) e
“CalMode” serve per selezionare il modo di funzionalità per la calibrazione.
58
Per il PACE_AM ci sono due bit per inibire (nel caso che siano ad 1) o abilitare (se sono
a 0) i segnali di DataValid e di ColAdd (“InhibitDataValid” e “InhibitColAdd”). Il bit
“ProbeMode” serve invece a permettere di controllare i segnali digitali interni al dispositivo tramite delle uscite dedicate: se è 1 allora vengono testati, altrimenti no. L’ultimo bit,
“LatErrEn”, è in realtà una flag che viene abilitata se c’è una differenza tra il puntatore di
scrittura e il puntatore di trigger nella logica di controllo, per la scrittura nella matrice di
condensatori.
4.3 Misure preliminari
Per poter verificare su banco le capacità del PACE nella fase iniziale di studio dell’elettronica per LHCf, abbiamo richiesto dei campioni di prova dei PACE direttamente ai ricercatori
che si sono occupati dello sviluppo di tale chip per l’esperimento CMS, i quali, molto gentilmente, ci hanno fornito, oltre che l’ibrido stesso che verrà utilizzato nell’esperimento del
preshower, anche la scheda di test e il programma di acquisizione usato per colloquiare con
essa. In figura 4.4 è possibile vedere una foto della scheda e dell’ibrido montato su di essa.
Figura 4.4: Foto della scheda utilizzata per effettuare dei test sull’ibrido del preshower. È
possibile notare anche l’ibrido montato su di una scheda aggiuntiva.
L’ibrido del preshower è stato realizzato per leggere un solo sensore di silicio da 32
4.3. Misure preliminari
59
strisce, quindi è sufficiente un solo PACE; inoltre vi è installata una DCU (Detector Control
Unit) per poter controllare i diversi segnali analogici dei registri I2 C del PACE.
La DCU è un ASIC utilizzato nel tracker di CMS che permette di controllare parametri
analogici, come tensioni o correnti, e la temperatura a cui si trova il chip. Ha sei ingressi
analogici che, tramite un multiplexer 8:1, possono essere campionati da un ADC a 12 bit.
Gli altri due ingressi del multiplexer, non accessibili all’esterno, sono dedicati uno per un
riferimento di tensione e l’altro per il sensore di temperatura. Essa ha otto registri I 2 C. Uno di
essi serve per il controllo del funzionamento della DCU (ovvero per decidere quando iniziare
ad acquisire, in che modalità e quale canale), in tre di essi è codificato il numero identificativo
della DCU, in due registri vi sono lo stato del chip e il valore acquisito (essendo i registri I 2 C
a 8 bit è necessario un registro e mezzo per memorizzare il dato a 12 bit dell’ADC interno)
e i due registri restanti sono, uno per dei test, e il secondo per dei comandi ausiliari.
Per quanto riguarda invece la scheda di test, le sue componenti principali sono: una Altera
ACEX FPGA, che serve per poter simulare la gestione dei segnali veloci e per l’analisi dei
dati, un microcontrollore Mitsubishi M16C, per gestire i segnali lenti I 2 C e un ADC a 12-bit
modello AD41240 (lo stesso modello che verrà poi usato in LHCf).
Questa scheda è connessa, tramite un’interfaccia seriale RS232, ad un computer su cui
viene fatto girare un programma, scritto con LabVIEW, per il controllo delle diverse funzionalità del chip PACE.
Dopo aver fatto i diversi test di routine per prendere confidenza con il programma e aver
controllato le funzionalità base del PACE, sono andato a variare i valori di ogni registro di
DAC del PACE per studiare come la variazione di essi influiva sull’uscita analogica e, in
particolar modo, ho cercato di trovare quei valori dei registri di DAC che permettevano di
avere un’escursione massima del segnale analogico in uscita, al fine di massimizzare il range
dinamico del chip, importante per un buon funzionamento di LHCf.
Dei vari registri di tensioni o di correnti, gli unici che causavano un cambiamento apprezzabile nell’ampiezza dell’intervallo di tensione per il segnale in uscita erano i 5 registri
60
di tensione, 2 per il Delta e 3 per il PACE_AM. Una volta determinati i valori che massimizzavano l’intervallo di uscita analogica, ho mantenuto tali valori per tutte le successive prove;
questi valori sono riportati in tabella 4.5.
Registro
VoPreamp
VoShaper
VMemRef
VShift
VOutBuf
Valore
in conteggi del DAC
250
88
76
170
153
Equivalente in V
2
∼0,7
∼0,6
1,35
1,22
Tabella 4.5: Valori dei registri I2 C che massimano l’escursione di tensione in uscita.
Invece, per quelli di corrente, ho lasciato il valore di default pari a 128.
Una cosa che ho notato durante questi test è che, mentre la variazione dei registri di
tensione permetteva di mantenere una buona linearità su tutti i 255 valori possibili, quelli di corrente portavano invece alla saturazione dell’uscita per valori superiori a 200, fatto
ulteriore che mi ha suggerito di non modificare tali registri.
Una volta determinati tali valori, ho potuto esaminare le specifiche che più ci interessavano, ovvero la linearità nel maggiore intervallo dinamico possibile e la formazione del
segnale.
Tutte le misure sono state effettuate nella modalità di basso guadagno.
4.3.1 Misure di linearità
Per effettuare le misure di linearità ho utilizzato un circuito esterno al chip PACE. Ho saldato,
direttamente su di una piazzola del chip, per la precisione la 29-esima, un condensatore
dal valore di 5 ± 0.25 pF; quindi, tramite un connettore LEMO saldato sull’altro capo del
condensatore, veniva applicata un gradino in tensione che andava a caricarlo: questo semplice
circuito serve a simulare la raccolta di carica da parte del sensore al silicio.
Quindi andavo a misurare il valore in tensione del segnale AnOutPos su di un oscilloscopio, alla fine di tutta la catena elettronica del PACE.
61
In figura 4.5 è stato riportato il valore in tensione letto in funzione della carica iniettata.
In figura ho riportato, oltre ai valori sperimentali, anche la retta ottenuta facendo un fit lineare
nell’intervallo di valori 0÷1400 fC, ovvero l’intervallo di linearità dichiarato nelle specifiche
del PACE. Come si può osservare, la zona di linearità finisce per valori di carica superiori a
1.4 pC, tuttavia, fino ad una carica di 2 pC, i dati sperimentali si discostano lievemente dalla
retta e la non linearità è di circa il 6%. Questo permette quindi di poter estendere l’intervallo
dinamico di quasi il 40%, rispetto a quello dichiarato nelle specifiche del chip, passando da
400 MIP ad oltre 550 MIP.
1000
valori sperimentali
fit lineare
800
Vout (mV)
differenza = 6%
600
400
200
200 MIP
0
0
500
400 MIP
1000
600 MIP
1500
2000
Carica iniettata (fC)
2500
3000
Figura 4.5: Grafico della linearità per il PACE.
Per conferma ho ripetuto la medesima procedura anche su di un altro canale, il 25-esimo,
e i dati sperimentali dei due canali differivano meno di 1%.
In figura 4.6 si può osservare un’acquisizione da un oscilloscopio digitale del segnale
di ColAdd, il segnale in violetto, e del segnale analogico in uscita dal PACE, il segnale in
verde. Nel segnale dell’uscita analogica si distinguono benissimo i tre frame corrispondenti
alla lettura di tre diversi campionamenti e in particolare si può notare la carica iniettata nel
62
Figura 4.6: Esempio di un frame di uscita dal PACE. Sono riconoscibili il segnale analogico
in verde, il segnale dell’indirizzo delle colonne in violetto e il segnale di LV1 in blu.
29-esimo canale5 . Il terzo segnale, quello in blu, è il segnale di LV1.
4.3.2 Misure di formazione del segnale
Nota la funzione di trasferimento per un filtro CR-RCn [39] è possibile esprime analiticamente il segnale formato dal filtro con una funzione del tipo:
S(t) =
Q(Aωc (t − t0 ))n −ωc (t−t0 )
·e
+ P.
Cf n!
(4.1)
Dove Q è la carica rilasciata dalla striscia, Cf è la capacità di reazione del preamplificatore, A è il guadagno del filtro, n è l’ordine del filtro, ωc è la frequenza centrale del filtro che
è legata al tempo di picco (τp ) dalla relazione ωc =
5
n
,
τp
P è il valore del piedistallo e t0 è il
Le tre letture consecutive che vengono effettuate per ogni PACE all’arrivo del segnale LV1 corrispondono
al campionamento precedente al trigger, a quello in corrispondenza del trigger e a quello immediatamente
successivo. Per questo il segnale di calibrazione è visibile nel secondo campionamento e nel terzo, attenuato
rispetto al secondo.
63
tempo dell’inizio dell’impulso. Nel caso del PACE si ha, in particolare, che n equivale a 2 e
τp a 25 ns.
Poiché ad ogni lettura il PACE presenta in uscita tre diversi campionamenti distanzianti
tra loro di 25 ns, quello corrispondente al valore di latenza e i due successivi, quello che
si cerca di fare agendo sul registro di latenza è di avere, nel frame centrale, la colonna
corrispondente al campionamento in cui il segnale sia massimo.
Consideriamo ad esempio la figura 4.7 (ottenuta dall’equazione 4.1 nel caso n = 2 e
τp = 25 ns) in cui la curva rossa rappresenta il segnale in uscita dal Delta; una volta impostato il valore di latenza più opportuno, i tre campionamenti successivi immagazzinati nella
memoria saranno quelli corrispondenti a i, in cui si ha praticamente il segnale del piedistallo,
a i + 1, dove il segnale è al massimo e i + 2 dove il segnale inizia ad attenuarsi.
Unita’ arbitraria
1400
1200
i+1
i+2
1000
800
25ns
25ns
600
400
i
200
0
10
20
30
40
50
60
70
80
90
100
t (ns)
Figura 4.7: Forma teorica del segnale formato dal PACE.
Per effettuare le misure sui tempi di formazione del segnale andavo a ritardare (o anticipare) il segnale di calibrazione rispetto al segnale di clock, tramite un dispositivo montato
sulla scheda di test, che mi permetteva di impostare un ritardo programmabile a passi di
0.5 ns; quindi, misurando l’ampiezza del segnale analogico in uscita dal PACE per ogni
valore del ritardo impostato e mettendo assieme le informazioni ottenute nei tre campiona-
64
menti, è possibile, indirettamente, avere una visualizzazione completa del segnale analogico
prodotto all’uscita dello stadio di formazione.
In figura 4.8 è possibile vedere il risultato per 4 valori differenti di carica iniettata. Si
può notare che, all’aumentare della carica iniettata, sia il tempo di salita, definito come il
tempo che il segnale impiega per passare del 10% al 90% dell’ampiezza massima, che il
tempo di picco, ovvero il tempo necessario per giungere al valore di ampiezza massima,
si mantengono pressoché costanti con valori pari a 13 ÷ 15 ns per il tempo di salita, e a
23 ÷ 25 ns per il tempo di picco.
3500
500 fC
1000 fC
1500 fC
2000 fC
3000
Conteggi ADC
2500
2000
1500
1000
500
0
0
10
20
30
40
50
60
70
t (ns)
Figura 4.8: Grafici della forma del segnale in uscita dal PACE, per quattro diversi valori
di carica iniettata, ottenuti mettendo assieme le informazioni ricavate dai tre campionamenti
dell’uscita analogica del PACE variando il ritardo tra impulso di calibrazione e il segnale
LV1 a passi di 0.5 ns.
I risultati di queste misure preliminari sono stati molto incoraggianti in quanto, oltre a
confermare che le caratteristiche del PACE soddisfacevano alle nostre esigenze, hanno evidenziato che era possibile ottenere prestazioni superiori a quelle dichiarate nelle specifiche
per quanto riguarda il range dinamico. Il passo successivo è stato quindi quello di sviluppare
le schede su cui posizionare i chip per l’esperimento LHCf.
4.4. Gli ibridi di LHCf
65
4.4 Gli ibridi di LHCf
La scheda su cui verranno montati i PACE nell’esperimento LHCf è stata chiamata FEH
(Front End Hybrid), o più semplicemente ibrido, ed è costituita da due schede speculari indipendenti, denominate semi-ibrido, realizzate dal servizio di elettronica della sezione
dell’INFN di Firenze.
Per distinguere i due semi-ibridi, è stato dato loro la dicitura “destro” o “sinistro” a
seconda di quale posizione occuperanno nel modulo finale. In figura 4.9 è possibile vedere
la foto del semi-ibrido sinistro.
Figura 4.9: Foto del semi-ibrido sinistro.
Come si può vedere in figura 4.9, ciascun semi-ibrido consiste in un circuito stampato
multistrato realizzato per alloggiare 6 chip PACE, perciò in grado di leggere 192 strisce.
Oltre a essi, vi trovano posto sulla scheda anche una DCU, usata per leggere la temperatura
dell’ibrido e i diversi segnali analogici impostati nei registri DAC dei PACE, e dei buffer per
rigenerare i segnali veloci come il clock o il trigger in arrivo sullo scheda.
Tutti i segnali che giungono sul semi-ibrido, ad esempio i bus I2 C, e quelli che escono,
ad esempio le uscite analogiche dei PACE, sono trasportati tramite due speciali bundle di 40
cavi coassiali ciascuno che terminano con dei connettori di tipo Samtec QTE [40].
In figura 4.10 è possibile vedere come vengono assemblati i FEH con i silici; a causa
della particolare configurazione geometrica dei semi-ibridi sono necessari degli adattatori di
passo (pitch-adapter) per congiungere il sensore al silicio con il FEH.
Ogni semi-ibrido ha un apposito pitch-adapter, realizzato nei laboratori del CERN, che
permette di passare dai 650 µm del passo dei canali d’ingresso ai PACE sull’ibrido, ai
66
Figura 4.10: Foto del modulo lato X.
160 µm di passo delle microstrisce del sensore di silicio. Tale adattatore è costituito da un
supporto semi-rigido di kapton, su cui sono state realizzate 192 piste metallizzate in oro e
viene incollato direttamente al semi-ibrido.
Un secondo adattatore invece, realizzato dalla ditta ECS di Vicenza [41], viene incollato
direttamente al sensore in silicio. Di questo adattatore esistono due versioni, una per il lato
X e una per il lato Y, che sono ovviamente diversi per ragioni geometriche.
Le connessioni elettriche tra i semi-ibridi e il kapton del CERN, tra esso e il kapton della
ditta di Vicenza e tra questi e il silicio, sono state realizzate con microsaldature ad ultrasuoni
dette bonding.
In figura 4.11 sono mostrati i disegni schematici di come sono state realizzate queste
microsaldature e, in particolare, per quanto riguarda le connessioni silicio-kapton. Mentre
nel caso del lato Y sono state eseguite lungo un solo lato del silicio, per quanto riguarda il
lato X esse sono una parte da un lato e una parte dall’altro.
Ogni coppia di silici, con i relativi kapton e ibridi, viene inserita in apposite strutture
di alluminio dette moduli. Questa struttura, di cui si può vedere un’immagine “esplosa”
in figura 4.12, svolge diversi compiti: il primo è ovviamente quello di dare il necessario
supporto meccanico a tutto il sistema, il secondo è quello di definire la posizione del silicio,
rispetto al calorimetro, con una precisione di 0.1 mm e infine quello di trasportare all’esterno
il calore generato dall’elettronica.
67
Figura 4.11: Schema del kapton con i rivelatori al silicio per il lato X (in rosso) e il lato Y (in
verde).
Figura 4.12: Immagine “esplosa” del modulo formato da due rivelatori al silicio (X e Y), da
4 scintillatori plastici (in celeste) e da 4 assorbitori in tungsteno (in marrone).
4.4.1 Misure su Ibrido
Una volta realizzato l’ibrido definitivo per LHCf, ho effettuato in laboratorio alcuni test e
misure per verificarne le funzionalità.
68
Inizialmente ho eseguito dei controlli di base, come ad esempio il controllo dei consumi
di potenza o il controllo delle funzionalità dei 6 PACE, montati sul semi-ibrido, impartendo
loro vari comandi di controllo tramite I2 C.
Dopo questi test preliminari sono andato a saggiare il comportamento di ogni singolo
PACE tramite delle misure di calibrazione dei vari registri DAC.
Come ho precedentemente detto, è possibile controllare il valore impostato nei registri di
DAC per ciascuno dei due dispositivi che costituiscono il chip PACE mediante due uscite,
una per i registri di tensione (DACo-V) e una per quelli di corrente (DACo-I). Queste quattro
uscite sono inviate a quattro ingressi distinti della DCU montata sul semi-ibrido e quindi,
tramite opportuni comandi, è possibile andare a leggere nella DCU il valore acquisito.
La DCU è stata progettata per misurare la differenza di potenziale presente tra canale
d’ingresso e massa, quindi è stato deciso di realizzare una rete resistiva per connettere le
uscite DACo-I e DACo-V del Delta e del PACE_AM con gli ingressi della DCU; questa rete
era ovviamente identica per i due componenti del PACE ed è possibile vedere come era stata
realizzata in figura 4.13. La rete per i segnali in corrente è utilizzata per convertire in tensione
un valore di corrente, mentre la rete per i segnali in tensione è stata utilizzata per adattare i
livelli di tensione.
Supponendo che la DCU abbia una resistenza d’ingresso infinita, si ha che la tensione
misurata per il canale che riceve il segnale di corrente e per quello che riceve i segnali in
tensione è riportata rispettivamente nell’equazione 4.2 e 4.3.
VCh1 ∼ i0 · Rb
VCh2 = V0 ·
Rd
Rc + R d
(4.2)
(4.3)
dove i0 e V0 sono rispettivamente la corrente erogata dall’uscita DACo-I e la tensione
presente all’uscita DACo-V. Noto il fattore di conversione canali ADC/mV per la DCU è
possibile, una volta letto il valore acquisito, ricavare il valore di i0 e V0 .
69
PACE i
DCU
Ra
DACo−I
Ch1
Rb
DACo−V
Rc
Ch2
Rd
Figura 4.13: Configurazione per il collegamento PACE-DCU sull’ibrido per il monitor dei
segnali interni del chip.
Questa analisi non è del tutto corretta; infatti, nel caso dell’ibrido di LHCf, viene utilizzata una sola DCU per leggere i valori dei registri di DAC per 6 PACE; poiché non era
possibile né utilizzare una DCU per ogni PACE né utilizzare quattro multiplexer analogici
6:1, l’unica soluzione accettabile è stata quella di accoppiare tutte le uscite identiche sullo
stesso canale della DCU; di conseguenza le uscite DACo-I dei sei Delta erano connesse tutte
sul medesimo canale della DCU attraverso sei resistenze e, in maniera analoga, le altre uscite
analogiche dei registri DAC erano connesse ad un canale della DCU.
Quindi i valori delle resistenze in figura 4.13 sono stati scelti in modo tale da minimizzare
i disturbi derivanti dagli altri dispositivi. Poichè le caratteristiche delle uscite dei DAC sono:
• se non pilotata, l’uscita di tensione è ad un livello basso, Vof f , piccolo rispetto alla
tensione massima che può essere erogata, ma non zero;
• se non pilotata, l’uscita di corrente è in alta impedenza;
si ha che, nel caso dell’uscita di corrente, poiché gli altri dispositivi in parallelo mantengono l’uscita in alta impedenza, non vi sono cambiamenti sostanziali, mentre, per l’uscita in
tensione, bisogna considerare anche le uscite degli altri 5 dispositivi posti ad una tensione di
offset Vof f diversa da zero. Questo fatto comporta un contributo costante al valore letto dalla
DCU.
70
Nel caso del generatore di corrente, poiché all’aumentare della tensione d’uscita si ha
una diminuzione della corrente erogata, abbiamo deciso di utilizzare dei valori per la rete
resistiva tali da evitare fenomeni di saturazioni per alti valori impostati nei registri di DAC, i
valori scelti sono Ra = 1000 Ω e Rb = 3900 Ω. Nel caso del generatore di tensione, avendo
una situazione contraria a prima, ovvero all’aumentare della corrente d’uscita si ha una diminuzione della tensione erogata, abbiamo deciso di inserire delle resistenze di valore elevato
(Rc = 270 kΩ e Rd = 100 kΩ)
Detto ciò, se andiamo a riportare in grafico i valori ottenuti per i 13 registri analogici del
PACE, quello che si osserva (figura 4.14) è che per le correnti siamo riusciti ad ottenere un
andamento lineare per tutto l’intervallo di valori, mentre per le tensioni si tende a un plateau
per valori bassi.
Canali analogici del Delta (Tensioni)
Canali analogici del Delta (Correnti)
600
2000
400
Valore in canali
Valore in canali
500
300
200
1500
1000
500
100
0
IPreamp
IShaper
ISF
VCal
VoPreamp
VoShaper
0
50
100
150
Valore immesso
200
0
250
0
Canali analogici del Pace (Tensioni)
50
100
150
Valore immesso
200
250
Canali analogici del Pace (Correnti)
600
2000
400
Valore in canali
Valore in canali
500
300
200
1500
1000
500
100
0
IReadAmp
IShift
IMuxBuf
IOutBuf
VMemRef
VShift
VOutBuf
0
50
100
150
Valore immesso
200
250
0
0
50
100
150
Valore immesso
200
250
Figura 4.14: Calibrazione per i canali analogici del Delta e del PACE_AM.
Le ragioni di questo plateau sono ovviamente da ricercare in ciò che ho precedentemente
spiegato, a bassi valori impostati nel registro, il contributo dovuto agli altri dispositivi si fa
sentire maggiormente, cosa che può invece essere trascurata per valori alti.
71
Dopo aver osservato che tutti i chip montati sull’ibrido di LHCf avevano un comportamento riproducibile per quanto riguarda la calibrazione dei registri di DAC, sono andato
ad effettuare dei test per studiare la risposta dei PACE ad un impulso di trigger al fine di
verificare il corretto funzionamento della latenza.
Tramite la TSC (vedere capitolo 6) andavo a generare prima un impulso di calibrazione e,
dopo un determinato tempo ∆t, un impulso di trigger. All’arrivo del segnale di calibrazione,
come detto in precedenza, viene presentato in ingresso alla catena di preamplificazione del
Delta, un gradino di tensione pari al valore impostato nel registro DAC denominato VCal;
questo segnale, una volta amplificato e formato, viene quindi memorizzato nella pipeline
analogica.
Quello che sono andato a fare è stato di verificare che, variando opportunamente il registro della latenza per tutti e sei i PACE, si potesse osservare correttamente il segnale di
calibrazione in uscita per un valore di latenza impostata pari al ritardo ∆t tra l’impulso di
calibrazione e quello di trigger.
Capitolo 5
Elettronica di readout
Il cuore di tutta l’elettronica di readout sviluppato per LHCf risiede nella scheda chiamata
FED (Front End Driver), o “scheda madre” (vedere figura 3.2); essa ospita 3 schede aggiuntive (piggy-back), che sono il CCUM (Communication and Control Unit Module), la scheda
su cui vi sono gli ADC e il GOH (Gigabit Optical Hybrid), ed è equipaggiata con una logica
programmabile (o FPGA, Field Programmable Gate Array) utilizzata sia per gestire i segnali veloci che per la memorizzazione nelle memorie FIFO dei dati provenienti dagli ADC
e il loro successivo invio al sistema di acquisizione, posto nella counting room USA15 di
ATLAS, tramite il GOH.
Oltre a queste schede, l’elettronica di readout è costituita da un “anello di controllo”, i
cui elementi principali sono il DOHM (Digital Opto Hybrid Module) e le diverse CCUM.
Tutte le schede e gli ASIC che andrò a descrivere in questo capitolo (se non diversamente
specificato) sono stati sviluppati al CERN per l’esperimento CMS.
Ricordo che un elenco degli acronimi utilizzati è riportato in appendice A.
Durante il mio lavoro di tesi, per quanto riguarda l’elettronica di read out, mi sono occupato della parte inerente l’anello di controllo, dello studio del funzionamento della CCU, e
della ridistribuzione dei segnali veloci come il clock e il trigger.
Ho inoltre partecipato alle fasi di sviluppo, realizzazione e test di tutte le schede.
73
74
5. ELETTRONICA DI READOUT
5.1 Anello di controllo
L’anello di controllo, o Control Ring, è il nome dato alla catena opto-elettronica che si occupa di distribuire il segnale di clock e di trigger all’elettronica di front end e di gestire la
trasmissione dei comandi I2 C. Tale sistema è stato mutuato da quello del tracker di CMS.
La ragione per cui abbiamo ripreso la medesima configurazione utilizzata per il tracciatore di CMS è la seguente: come detto in precedenza il chip PACE viene pilotato mediante
comandi I2 C, perciò necessitavamo di un master I2 C con cui poter inviare i vari comandi ai
diversi PACE presenti sugli ibridi. Considerando le potenzialità del protocollo I 2 C, si poteva
fare ciò con un qualsiasi micro-controllore commerciale in grado di gestire un singolo bus
I2 C; infatti su un unico bus è possibile collegare fino a 127 dispositivi distinti riconoscibili
da un indirizzo a 7 bit. Tuttavia in fase costruttiva, per ragioni prettamente pratiche collegate
all’utilizzo originale per il preshower di CMS, solo uno dei bit dell’indirizzo I 2 C è stato lasciato accessibile all’esterno per ciascuno dei due ASIC che costituiscono il PACE (e in particolare il secondo bit meno significativo), mentre gli altri sei sono stati saldati internamente
a delle pad con opportuni livelli di tensioni.
In conclusione, poiché gli unici due indirizzi accessibili per ogni singolo PACE sono il
125 (1111101) e il 127 (1111111), che vengono convenzionalmente assegnati rispettivamente al Delta e al PACE_AM, non è possibile collegare due PACE distinti sul medesimo bus I 2 C
in quanto, avendo indirizzi identici, sarebbe impossibile distinguere i due chip. La soluzione
più conveniente sarebbe quindi quella di utilizzare dei master I2 C che gestiscano più bus I2 C
simultaneamente, in modo tale da poter dedicare ogni singolo bus ad un PACE; richiesta che
aumenta la complessità del sistema, in quanto sarebbe necessario un qualcosa in grado di
gestire i vari master I2 C.
Considerando inoltre che, in aggiunta a questo problema, avremmo dovuto anche sviluppare un sistema per l’invio e la gestione dei segnali veloci, come il clock e il trigger, la
soluzione più semplice è stata quella di prendere in blocco tutta la parte dell’anello di controllo sviluppata per CMS che è in grado di gestire sia dei controllori I2 C (chiamati CCU,
5.1. Anello di controllo
75
Communication and Control Unit, con 16 bus distinti) che i segnali veloci.
FEC
CCU
CCU
DOH
CCU
CCU
CCU
Control ring
CCU
CCU
bus I2C
I2C, PIO, memory
JTAG, trigger
Front end devices
Figura 5.1: Schema semplificato del control ring.
Uno schema di principio dell’anello di controllo è mostrato in figura 5.1. Il primo elemento dell’anello è il FEC (Front End Control), un modulo che si trova in un computer nella
counting room (di cui parlerò più in dettaglio nel prossimo capitolo) che invia (e ovviamente
riceve affinché l’anello si richiuda) due segnali su fibra ottica: su di uno (clk-T1) vi sono
codificate le informazioni temporali come il clock e il trigger e su l’altro (data) sono codificati i comandi da distribuire ai diversi dispositivi. Questi due segnali vengono ricevuti dal
DOH (Digital Opto Hybrid) posizionato in prossimità del FED, che li ritrasmette alle CCU.
5.1.1 Ridondanza
A causa della natura stessa della configurazione ad anello, nell’eventualità in cui un singolo
elemento si guastasse, diventerebbe impossibile poter comunicare con i restanti dispositivi
che lo costituiscono. Quindi, per ovviare a tale problema, è stata utilizzata una particolare
configurazione hardware di ridondanza che permette di escludere dall’anello solo l’elemento
guasto.
In figura 5.2 si può osservare uno schema di principio della ridondanza. Le CCU ricevono
i comandi su due porte distinte, chiamate porta A e porta B, di cui l’ingresso A è il primario,
ovvero quello di default su cui la CCU si posiziona ad ascoltare in attesa di comandi. Quindi,
76
Primario
CCU
CCU
CCU
CCU
LVDSmux
LVDSmux
LVDSmux
LVDSmux
A
A
A
A
A
A
A
A
B
B
B
B
B
B
B
B
Secondario
DOH
A
FEC
DOH
CCU
CCU
CCU
CCU
LVDSmux
LVDSmux
LVDSmux
LVDSmux
B
Dummy
CCU
A
A
A
A
A
A
A
A
A
A
B
B
B
B
B
B
B
B
B
B
Figura 5.2: Schema della ridondanza dell’anello di controllo.
come si può vedere in figura, mentre l’anello primario concatena tutte le CCU tramite la
porta A, l’anello secondario, che unisce le CCU tramite la porta B, è stato realizzato in
modo tale da effettuare due percorsi distinti: il primo unisce le CCU nelle posizioni dispari
(la prima, la terza etc.), mentre il secondo unisce quelle nelle posizioni pari (la seconda, la
quarta etc.).
Questi anelli sono fisicamente implementati sul DOHM, una scheda realizzata dalla sezione di Firenze dell’INFN; essa alloggia anche tre schede aggiuntive, ovvero i due DOH,
uno per l’anello primario e uno per quello secondario, e una CCUM, definita dummy CCU.
Quest’ultima serve solamente a riunire i due percorsi dell’anello secondario nel seguente modo: l’uscita B dell’ultima CCU va nell’ingresso A della dummy CCU, mentre l’uscita della
penultima CCU va nell’ingresso B della dummy CCU.
Se, a causa di un malfunzionamento di un dispositivo, l’anello principale non si dovesse richiudere, ovvero i pacchetti inviati dal FEC non ritornassero al FEC stesso, tramite
una procedura software è possibile verificare l’integrità dell’anello e, una volta individuato
l’elemento guasto, saltarlo passando dal percorso primario a quello ausiliario e viceversa,
ripristinando quindi l’integrità dell’anello.
77
5.1.2 DOH
Il DOH (Digital Optical Hybrid) [42] è la scheda che ha il compito di convertire i segnali
ottici1 provenienti dal FEC in segnali elettrici da inviare alle varie CCUM dell’anello e viceversa. Per svolgere questo duplice compito alloggia una coppia di fotodiodi p − i − n, per
convertire i segnali elettrici in segnali ottici, e una coppia di trasmettitori laser (LLD, Linear
Laser Driver), per trasmettere i dati provenienti dall’anello al FEC. In figura 5.3 è possibile
vedere lo schema a blocchi del DOH.
LLD ASIC
diodi laser
Da/Alla CCUM
che controlla il DOH
Reset
I2C
Data
Clk−T1
Clock
Data
Fibre ottiche
da/al FEC
Da/Al ring
di CCUM
Clock
Data
Data
Clk−T1
DOH
Fotodiodi
RX40 ASIC
Figura 5.3: Schema a blocchi del DOH.
Il trasmettitore laser montato sul DOH è dotato di 3 registri I2 C, tramite i quali è possibile
modificare i parametri del laser.
5.1.3 CCUM
Il CCUM è il modulo di 32x32 mm2 che ospita una DCU per poterne monitorare la temperatura, un multiplexer per segnali LVDS (chiamato LVDSMUX) e il dispositivo fondamentale
per il sistema di controllo dei segnali lenti: la CCU. In figura 5.4 è possibile vedere una foto
della CCUM in cui si possono osservare i tre componenti che alloggia.
Adesso, dopo una breve descrizione del LVDSMUX, passerò a spiegare in maniera più
1
Generati da un laser la cui lunghezza d’onda è di 1310 nm
78
Figura 5.4: Foto della CCUM; è possibile notare i tre dispositivi alloggiati su di essa; al
centro la CCU, in basso a sinistra la DCU e in basso a destra l’LVDSMUX.
estesa il funzionamento della CCU; per quanto riguarda la DCU, mi sono già soffermato su
di essa nel paragrafo 4.3.
LVDSMUX
Questo dispositivo ha due funzioni: la prima è quella di convertire i segnali LVDS provenienti
dal DOH in segnali CMOS da inviare alla CCU e viceversa, la seconda è quella di selezionare
uno dei due segnali di clk-T1, tra quello proveniente dall’anello principale e quello dal
secondario, per inviarlo alle PLL montate sul FED. Per svolgere questo compito ha al suo
interno un multiplexer pilotato dalla CCU.
In figura 5.5 è possibile vedere il diagramma a blocchi del LVDSMUX e in particolare
come è stata realizzata la sua connessione con la CCU per la ridondanza.
5.1.4 CCU
La CCU [43] è stata progettata per provvedere a due diversi livelli di comunicazione:
• il primo, detto Ring, per ricevere i segnali provenienti dall’anello;
79
Data In − Port A
Data Out − Port B
Data In − Port B
Data Out − Port B
CCU
Clk In − Port A
Clk In − Port B
PLLCKSEL
DIn_A
DOut_A
DIn_B
DOut_B
ClkIn_A
ClkIn_B
ClkOut_A
ClkOut_B
LVDSMUX
PLL_Clk
Figura 5.5: Schema della cablatura tra LVDSMUX e CCU.
• il secondo, detto Channels, serve per distribuire i comandi ai diversi chip ad essa
collegati.
Il protocollo utilizzato per inviare i comandi lungo l’anello è molto simile a quello utilizzato per una comune rete locale di computer (una LAN), come si vedrà al paragrafo 6.1.6,
mentre, per quanto riguarda quello utilizzato per i vari canali, è un protocollo che è stato
implementato appositamente per la CCU di cui parlerò più in dettaglio in seguito.
Questa doppia architettura è necessaria in quanto la CCU deve comunicare sia con il
FEC, posto a grande distanza da essa tramite un protocollo veloce in fibra ottica, sia con i
dispositivi di front end, posti nelle immediate vicinanze di essa con un protocollo lento. Tale
architettura, è realizzata in modo da presupporre che il controllo venga fatto mandando dei
pacchetti di dati (messaggi) ai rispettivi canali, i quali interpretano i messaggi come comandi,
li eseguono ed eventualmente rispondono al FEC tramite un altro messaggio.
Questo protocollo assume quindi che ogni dispositivo controllato dalla CCU sia visto dal
FEC come un canale indipendente, ciascuno con un particolare set di registri e/o locazioni
80
di memoria; questo fatto implica che, non solo per le operazioni di scrittura, ma anche per
quelle di lettura, si renda necessario l’invio di un comando sul ring, ovvero le periferiche
non hanno il diritto di trasmettere se non in risposta ad un comando proveniente dal FEC.
In figura 5.6 sono mostrati i diversi blocchi che costituiscono la CCU. Tutti i comandi
che provengono dall’anello di controllo giungono in un blocco, definito controllore di nodo
(node controller), il quale li interpreta e si occupa di pilotare i canali interessati. Tra i canali
di cui dispone la CCU, gli unici a cui è possibile interfacciarsi sono i 16 controller I 2 C di
tipo master e un controllore (su quattro) per interfaccia parallela I/O (chiamato PIO, Parallel
Input Output ) a 8 bit simile al PIA (Peripheral Interface Adapter) usato nei dispositivi
Motorola.
JTAG
Master
ST1
ST2
ST3
ST4
Trigger
Decoder
Clock
Distribution
16 x I2C Buses
Trigger Counter &
other timing logic
CLK−T1_in(B)
CLK−T1_out(A)
DATA_out(A)
Node
Link
Controller
Controller
SCL
SDATA
CLK−T1_in(A)
I2C Master
DATA_in(A)
CLK−T1_out(B)
DATA_out(B)
DATA_in(B)
Memory Bus
Interface
Ext Reset*
PIA
I2C Master
D[0:7]
A[0:15]
R/W
CS*
PA[0:7]
PB[0:7] PC[0:7]
PD[0:7]
Local Bus
Figura 5.6: Schema a blocchi della CCU.
Come visto nel paragrafo 5.1.1, ogni CCU ha due porte di ingresso, la porta A e la
porta B, su cui vengono inviati i segnali di data e quello di clk-T1 provenienti dal FEC;
la prima di queste due è la porta principale, mentre l’altra è quella ausiliare. All’accensione,
oppure dopo un segnale di reset, la CCU si mette in ascolto sulla porta A, mentre i segnali
provenienti dalla porta B vengono interpretati come idle; per posizionarsi in ascolto sulla
porta B, la CCU deve ricevere, attraverso la porta B, un comando apposito che permetta di
ignorare i comandi provenienti dalla porta A mettendosi in ascolto sulla porta B.
81
Comandi della CCU
Un tipico messaggio per la CCU ha una lunghezza massima che può essere o di 128 byte
oppure di 32 kB ed è costruito come in figura5.7. Il primo byte è riservato per il numero del
canale con cui si vuole interagire, indicato con CH#, il secondo byte è il numero della transizione, indicato con TR#, mentre i restanti sono dedicati interamente ai comandi specifici per
il canale.
CH#
[1 B]
TR#
[1 B]
Comando specifico del canale
[(Lunghezza-2) B]
Figura 5.7: Messaggio tipo per la CCU.
Per quanto riguarda il numero della transizione, esso è utilizzato per assicurare una corretta identificazione dell’operazione entro un dato canale ed è sempre generato da chi inizia
la transizione.
Il numero identificativo dei canali della CCU si può vedere in tabella 5.1. Per semplicità
non ho riportato tutti i canali della CCU, ma solo quelli a cui potevamo accedere direttamente
dall’esterno.
Numero (in hex)
0x00
0x10-0x1f
0x30-0x33
Funzione
Node controller della CCU.
Canali I2 C (16 identici).
Canali PIO (4 identici).
Tabella 5.1: Canali della CCU disponibili.
Per quanto riguarda i canali I2 C sono stati implementati due protocolli a seconda che il
dispositivo sia a più registri (RAL mode) o no (normal mode).
Registri interni
Il controllore della CCU è raggiungibile mediante lo stesso protocollo usato per trasferire
i dati da un canale all’altro e al suo interno sono definiti cinque registri di controllo e sei
82
registri di stato, chiamati con le lettere dell’alfabeto; in tabella 5.2 sono elencati gli undici
registri con una breve descrizione delle diverse funzioni.
Nome
CRA
CRB
bit
8
8
CRC
CRD
CRE
SRA
SRB
SRC
SRD
8
8
24
8
8
8
8
SRE
SRF
24
16
Funzione
Per i controlli rilevanti per le operazioni di tutti i canali.
Bit di allarmi e il contatore per le volte che si deve riprovare a
inviare un pacchetto in caso di errore.
Utilizzato per configurare la ridondanza.
Contiene i bit per la BCLS (Broadcast Class).
Contiene i bit per abilitare i diversi canali.
Flag per i possibili errori.
Contiene il TR# dell’ultimo comando ricevuto correttamente.
Riporta lo stato della ridondanza.
Contiene l’indirizzo a 8 bit dell’ultimo dispositivo che ha
comunicato con la CCU
Registra i diversi canali attivi
Contiene un contatore per l’errore di parità
Tabella 5.2: Registri interni della CCU. Nel nome CR indica Control Register mentre SR
indica Status Register.
5.1.5 Modularità
Tramite una singola CCU siamo in grado di gestire tutti i diversi dispositivi I 2 C necessari per
un singolo sensore al silicio che in totale sono: 12 PACE (6 per semi-ibrido), 3 DCU (una
sulla CCUM e una per ciascuno semi-ibrido per gestire 6 PACE), 2 PLL e 1 QPLL; parlerò
in seguito del funzionamento di questi due ultimi componenti.
5.2 Scheda madre o FED
Questa scheda è stata realizzata interamente dalla sezione di Firenze dell’INFN [44]; oltre
ad ospitare tre piggy-back che sono il CCUM, visto nel precedente paragrafo, il GOH e la
Piggy-ADC che vedremo nei prossimi paragrafi, le funzioni di questa scheda sono:
• la ridistribuzione del clock e dei segnali veloci provenienti dal control ring
5.2. Scheda madre o FED
83
• il sistema di memorizzazione dei dati convertiti dagli ADC tramite delle FIFO
• l’invio dei dati memorizzati verso il GOH e da questi al PC di acquisizione
• la ridistribuzione delle linee I2 C provenienti dalla CCU
• la stabilizzazione delle alimentazioni sia per i dispositivi di read out che per quelli di
front end.
Esclusi gli ultimi due punti, che non richiedono di alcun controllo, per gestire i primi tre
è stata utilizzata una logica programmabile prodotta da Altera, e in particolare è stato usato
il chip Cyclone EP1C6 le cui caratteristiche soddisfacevano alle nostre richieste ovvero: un
considerevole numero di elementi logici (circa 6000), un ritardo contenuto tra il clock di
ingresso e un qualunque pin d’uscita (tra 2 e 4 ns), un package di semplice assemblaggio
in rapporto all’elevato numero di pin di input/output e infine, ma non meno importante, un
costo relativamente basso.
Figura 5.8: Foto della scheda madre in cui sono stati evidenziati i componenti principali.
In figura 5.8 è possibile vedere una foto di questa scheda. Nell’angolo in basso a sinistra
si può notare il CCUM e le due PLL, in alto a sinistra vi sono le sei FIFO e i connettori
84
per alloggiare la Piggy-ADC, la FPGA è nel centro, il GOH invece trova posto a destra della
Cyclone e infine, nell’angolo in alto a destra della foto si può osservare la parte della scheda
adibita alla parte di stabilizzazione delle alimentazioni.
5.2.1 Distribuzione del clock e dei controlli “veloci”
Il segnale di clk-T1 che proviene dal LVDSMUX, presente sulla CCUM, viene mandato
in ingresso a due PLL distinte.
La CMS Tracker PLL (TPLL), o più semplicemente PLL [45], è un chip disegnato appositamente per la distribuzione del clock e del trigger nel tracciatore di CMS; questo componente svolge il compito di estrarre il segnale di T1 dal segnale clk-T1 e di rigenerare il
clock2 . Il segnale T1 viene inviato alla FPGA per la decodifica, mentre il segnale di clock
viene distribuito a tutti i componenti che ne necessitano, ovvero la FPGA, gli ADC e i PACE.
È stato scelto di utilizzare due PLL distinte in quanto, essendo questi chip dotati di un
meccanismo di ritardo programmabile a passi di 1.04 ns, realizzato tramite un VCO (Voltage
Controlled Oscillator), è possibile inviare due segnali di clock diversi ai PACE e agli ADC e,
tramite i ritardi programmabili, sfasare questi due segnali, in modo tale da poter campionare
con gli ADC il segnale in uscita dai PACE nel punto ottimale. In conclusione, il segnale
di clock proveniente da una PLL è stato inviato agli ADC e alla FPGA, mentre il segnale
proveniente dall’altra PLL è stato inviato ai PACE.
Registri interni
La PLL ha cinque registri I2 C: due sono adibiti ai controlli, due servono per impostare il
valore della tensione del VCO per variare il ritardo tra clock di ingresso e clock di uscita a
passi di 1,04 ns e l’ultimo serve per ritardare il segnale di trigger a passi di 25 ns.
2
Questi due segnali, T1 e clk-T1, verranno descriti in dettaglio nel prossimo capitolo.
5.3. GOH
85
5.3 GOH
Il GOH (GOL Opto-Hybrid) è il modulo che ospita il GOL (Gigabit Optical Link) e un
trasmettitore laser a 1310 nm. Esso si interfaccia con la scheda madre tramite un connettore
a 50 poli.
5.3.1 GOL
Il GOL [46] è un ASIC sviluppato per essere utilizzato come trasmettitore su fibra ottica ed è
stato progettato in modo da supportare due protocolli distinti: quello Gbit-Ethernet e quello
G-link con una banda di trasmissione a 800 Mbit/s o 1.6 Gbit/s, a seconda della dimensione
della parola inviata.
I dati vengono presentati al GOL in parole di 16 o 32 bit, che vengono codificate diversamente a seconda di quale protocollo si desideri usare. Nel caso di LHCf il protocollo scelto è
il Gbit-Ethernet; ogni byte viene convertito in una parola di 10 bit per la trasmissione, usando
la decodifica standard 8B/10B. I dati, una volta impacchettati, vengono serializzati dal meno
significativo al più significativo.
Per come è stato realizzato il GOH, il GOL può ricevere solo parole di 16 bit, quindi
la banda con cui potremo trasmettere sarà quella di 800 Mbit/s, con una banda effettiva di
640 Mbit/s.
Poiché il GOL trasmette i dati in maniera continua, senza nessun riscontro dalla parte di
chi riceve, la trasmissione risulta sincrona con latenza fissata; tuttavia c’è il rischio che il ricevitore non si “agganci” bene al segnale e quindi decodifichi in modo errato la trasmissione
del GOL. Per evitare questo problema, il segnale del clock per il GOL proviene da un ASIC
appositamente progettato da avere un jitter inferiore a 50 ps, la QPLL.
86
5.3.2 QPLL
La QPLL [47] (Quartz crystal based Phase-Locked Loop) è una PLL basata su di un quarzo
la cui funzione è quella di ridurre il jitter del segnale di clock di LHC in modo da fornire al
GOL un segnale il più preciso possibile in frequenza.
Questo componente è progettato per generare tre segnali in uscita di clock a tre frequenze
multiple, rispetto al segnale in ingresso di master clock di LHC (f=40.0786 MHz); inoltre
può lavorare in due modalità a seconda del valore delle frequenze di uscita, ovvero 160 MHz,
80 MHz e 40 MHz oppure 120 MHz, 60 MHz e 40 MHz. La frequenza maggiore viene ottenuta da un oscillatore controllato in tensione (VCXO, Voltage Controlled Crystal Oscillator),
mentre le due inferiori vengono ottenute mediante dei divisori sincroni. Queste due modalità
di funzionamento richiedono quindi uno specifico cristallo, nel nostro caso abbiamo usato un
cristallo la cui frequenza è pari a 160.31474 MHz, ottenendo le frequenze di circa 160 MHz,
80 MHz e 40 MHz.
L’intervallo di frequenza in cui la QPLL si aggancia è di 40078.6±3.7 kHz; per evitare
che sul segnale di uscita si presenti un errore di jitter maggiore di quello desiderato, la
QPLL ha al suo interno un circuito che controlla costantemente se la PLL è agganciata. Se
non risulta così, allora tale circuito avvia un ciclo di calibrazione della frequenza allo scopo
di agganciare la PLL.
5.4 Piggy-ADC
Per semplificare lo sviluppo della scheda di acquisizione è stato deciso di alloggiare gli
ADC su di una scheda supplementare, denominata Piggy-ADC; in figura 5.9 è possibile
vedere una foto di questa scheda. Anche questa scheda è stata sviluppata dalla sezione di
Firenze dell’INFN [44] e consiste in un circuito stampato a 8 strati, su cui prendono posto
3 ADC; essa è stata realizzata in modo da poter ricevere i segnali analogici da un intero
5.4. Piggy-ADC
87
ibrido (costituito da 12 PACE). Poiché le uscite degli ADC sono differenziali, è stato deciso
di inserire dei traslatori LVDS/TTL in modo tale da dimezzare il numero di linee da gestire.
Figura 5.9: Foto della piggy-ADC in cui si possono notare in particolare i tre ADC
evidenziati di rosso e i 9 traslatori LVDS/TTL evidenziati di azzurro.
5.4.1 Gli ADC
L’ADC utilizzato per campionare i segnali provenienti dai PACE è l’AD41240 [48], lo stesso
che era presente nella scheda di test per l’ibrido utilizzato nel preshower del calorimetro
elettromagnetico di CMS. Esso è realizzato in tecnologia CMOS a 0.25 µm ed è costituito
da quattro ADC indipendenti. Può funzionare in diverse modalità e, in particolare, quella
utilizzata per l’esperimento LHCf è la modalità quadruplo ADC a 12 bit; in questa modalità,
si comporta come due coppie di convertitori indipendenti con un bus comune di uscita per
ogni coppia di ingressi. I bus di uscita funzionano come DDR (Double Data Rate), ovvero
i dati relativi ad una coppia di ADC vengono presentati alternativamente sui fronti di salita
e di discesa del clock a 40 MHz. Poiché l’uscita del PACE è campionata a 20 MHz, ogni
canale in ingresso agli ADC verrà campionato due volte.
In figura 5.10 è mostrato un esempio di come si presenta il bus di uscita di due ADC
che campionano ognuno un PACE distinto. Risulta evidente il doppio campionamento per
ciascun valore.
88
Clock
PACE 1
a
PACE 2
b
OUT−ADC
a
b
a’
b’
Figura 5.10: Diagramma temporale del funzionamento dell’ADC.
5.5 Gestione dei dati
I dati provenienti dai tre ADC, posti sulla Piggy-ADC, sono inviati a sei FIFO, in cui vengono
conservati fino a che la FPGA non effettua una lettura. A causa della struttura interna dell’ADC descritta in precedenza, ogni FIFO riceve i dati provenienti da due PACE e la lunghezza
della parola memorizzata nella FIFO è di 16 bit; tale parola è costituita dai dati a 12 bit provenienti dagli ADC, a cui vengono aggiunti 4 bit, i due ColumnAddress e i due DataValid
provenienti dai due PACE, in modo tal da poter identificare a quale chip appartengono i dati.
Le sei FIFO si affacciano tutte su di un bus comune di dati a 16 piste, quindi le letture
delle FIFO verranno fatte in modo sequenziale dalla FPGA la quale farà sì che, al momento
della lettura di una FIFO, le uscite delle altre siano poste in alta impedenza.
I sedici dati digitali presenti nel bus, vengono raccolti dalla FPGA, per poi essere inviati al GOL che li trasmetterà, a sua volta, tramite fibra ottica, ad un computer posto nella
counting room. Durante la fase di sviluppo della scheda è stato deciso di implementare un
secondo sistema indipendente per l’invio dei dati verso il computer di acquisizione, al fine
di assicurarsi un sistema di acquisizione per il test beam, che si sarebbe svolto nel mese di
agosto del 2006 al CERN, che non prevedesse l’utilizzo del GOL. Il metodo alternativo consiste in dei buffer LVDS, che inviano i dati a una scheda standard di acquisizione dati PCI
tramite un cavo piatto “twistato” a impedenza controllata (110 Ω).
Capitolo 6
Elettronica di controllo e DAQ
Nella counting room USA15 della caverna di ATLAS (vedere capitolo 2) verranno collocati
i due computer su cui sono installate le diverse schede per il controllo dell’elettronica di
LHCf e per l’acquisizione dei dati. È stato scelto di installare la scheda di acquisizione su
di un computer differente da quello su cui sono installate le schede per il controllo, ovvero
la TSC (Trigger Sequencer Card) e il FEC (Front End Control), in modo da poter lavorare
separatamente sulla parte di controllo e su quella di acquisizione.
Durante la parte conclusiva del mio lavoro di tesi, ho realizzato una serie di programmi
per gestire le due schede di controllo, utilizzando il linguaggio C++, con particolare attenzione al software per il FEC, e il programma per gestire la scheda di acquisizione PCI che è
stata utilizzata per il test su fascio che si è svolto ad agosto 2006.
6.1 Le schede di controllo: TSC e FEC
I vari segnali che circolano nell’anello di controllo sono generati da due schede distinte:
la TSC (Trigger Sequencer Card), che si occupa di gestire i segnali veloci come il clock
e il trigger, e il FEC (Front End Control), che invece è adibito alla gestione dei segnali di
controllo lenti, nella fattispecie i comandi I2 C destinati ai vari dispositivi.
89
90
6. ELETTRONICA DI CONTROLLO E DAQ
In figura 6.1 è possibile vedere lo schema a blocchi di queste due schede e il modo in cui
è realizzata la loro connessione.
FEC
Opto
Transmitter
Clock
Trigger
Clk+T1
Trigger
Trigger
Software
TTCrx
Data
PCI
OA
Clock
Sequencer
&
Encoder
DOH
Clk+T1
All’anello di controllo
TSC
FIFO
µP
Registri
Registri
Figura 6.1: Schema delle connessioni TSC-FEC.
La TSC genera il segnale clk-T1, realizzato da una codifica di due segnali: il clock
e il T1; in quest’ultimo, a sua volta, sono codificati tutti i segnali di tipo trigger. Una volta
generato il segnale, la TSC lo invia, tramite una fibra ottica di qualche decina di centimetri, al
FEC, il quale si occupa della distribuzione di questo segnale attraverso una lunga fibra ottica
mono modo (circa 200 m di lunghezza) lungo l’anello di controllo, oltre che alla generazione
e distribuzione dei pacchetti contenenti comandi di controllo.
Il segnale di T1 è definito attivo ALTO ed è utilizzato per trasportare su di un’unica linea
quattro segnali, tutti sincroni con il clock, identificabili da una sequenza univoca di bit, dove
la larghezza temporale del bit corrisponde a 25 ns; in tabella 6.1 sono riportati questi quattro
segnali e le sequenze che li contraddistinguono.
Pattern
100
110
101
111
Comando
LV1
CalPulse
ReSync
BC0
Spiegazione
Trigger di primo livello
Segnale di calibrazione
Segnale per il riallineamento della pipeline del PACE
Bunch Crossing Zero
Tabella 6.1: Codifica del segnale di T1.
La codifica del segnale clk-T1 viene ottenuta togliendo un fronte di clock ogni qualvolta il segnale di T1 è attivo. In figura 6.2 è possibile vedere il segnale clk-T1 nel caso in
cui sia codificato il segnale di trigger.
6.1. Le schede di controllo: TSC e FEC
91
Clk-T1
Clock
Trigger
Figura 6.2: Esempio di codifica dei segnali di clock e di trigger, per generare il segnale
clk-T1.
6.1.1 La scheda per la gestione del trigger: Trigger Sequencer Card
La TSC [50] è una scheda PCI realizzata dall’università di Lione, per simulare alcuni segnali
che verranno forniti dall’acceleratore LHC (nella fattispecie il clock a 40 MHz) e del sistema
di trigger di CMS (il segnale di T1) al fine di verificare in laboratorio il comportamento
dell’elettronica di lettura per il tracciatore di CMS. I componenti principali della scheda
sono una FPGA per la gestione della logica del trigger e un dispositivo per l’interfaccia PCI,
il chipset PCI9080.
La scheda ha, nel pannello frontale, 4 uscite LVDS per i segnali di clock e di trigger, 2
ingressi NIM, uno usato per un segnale di trigger esterno e l’altro per un segnale che serve
per inibire il trigger in maniera hardware, un ingresso ECL per ricevere il segnale di clock
dall’esterno, un’uscita NIM utilizzata come impulsatore e un’uscita ottica per inviare al FEC
il segnale clk-T1.
6.1.2 Il funzionamento della TSC
Come prima cosa andrò a descrivere la gestione dei segnali di clock e di trigger, per poi
passare ad analizzare il funzionamento della scheda.
La TSC è stata progettata per disporre di due sorgenti indipendenti per il segnale di clock,
ovvero:
1. sorgente interna: la TSC utilizza un oscillatore a 40 MHz, che è montato su essa stesa;
2. sorgente esterna: la TSC riceve il segnale di clock da una sorgente esterna. Tale segnale
deve essere un segnale ECL;
92
Per quanto riguarda il segnale di trigger, essa è in grado di funzionare in tre modalità
differenti ovvero:
1. Trigger esterno: in risposta al segnale presente sull’ingresso di trigger, la TSC genera
un segnale di trigger, sincrono con il clock. Il segnale di trigger esterno deve essere un
segnale NIM.
2. Trigger interno: viene generato un segnale di trigger tramite un impulsatore interno
programmabile in frequenza.
3. Trigger software: in questo caso il segnale di trigger viene generato tramite software.
Una cosa importante da notare è che, mentre per la sorgente interna si dispone di un
oscillatore con frequenza uguale a quella di LHC, nel caso della sorgente esterna bisogna
essere sicuri di utilizzare un segnale con frequenza a 40 MHz per evitare problemi.
Nel caso in cui si utilizzi la sorgente esterna per il trigger, è possibile definire una finestra
temporale (gate), sincrona con il segnale di clock, specificando la larghezza e la posizione a
passi di 1 ns entro cui aspettarsi il trigger.
Quindi, una volta che sono state scelte le sorgenti per questi due segnali, essi vengono inviati nella FPGA che si preoccupa di generare al suo interno i segnali CalPulse e ReSync,
secondo dei parametri impostati dall’utente, quindi pensa a generare il segnale T1, il quale,
insieme al segnale di clock, viene codificato nel modo precedentemente spiegato per formare
il segnale clk-T1.
La scelta del clock o del trigger da utilizzare, o l’impostazione di tutti i diversi parametri di funzionamento della TSC, si effettua andando a modificare determinati registri della
scheda.
6.1.3 Registri interni
Analogamente ad una qualsiasi scheda che sfrutta il bus PCI come comunicazione, anche
per la TSC i registri di configurazione di tutte le routine legate alla scheda vengono mappati
6.1. Le schede di controllo: TSC e FEC
93
nella memoria del computer e successivamente viene scritto, nel registro PCIBAR2 del chip
PCI9080, l’indirizzo di base della porzione di memoria (128 byte) riservata alla scheda 1 .
Ogni registro deve essere lungo 32 bit per ragioni legate alla scrittura e alla lettura, quindi, anche se un determinato registro è costituito da un solo bit, occuperà necessariamente
un’intera parola di 4 byte.
Per i nostri scopi è sufficiente utilizzare solo 4 dei 32 registri disponibili e questi registri
sono elencati in tabella 6.2.
Indirizzo
0x04
bit
16
0x08
0x0C
0x40
16
12
7
Funzione
Per impostare il minimo numero di colpi di clock tra due
segnali di trigger.
Numero massimo di trigger da generare; se 0 allora è infinito.
Registro di controllo per le funzioni del trigger.
Controllo della DLL (Delay Locked Loop) che regola la
posizione e la larghezza del gate.
Tabella 6.2: Registri della TSC.
6.1.4 La scheda di gestione dei comandi di controllo: Front End Control
Il FEC [49] è un modulo che è stato progettato per gestire i vari comandi I 2 C da inviare ai
diversi dispositivi; la trasmissione tra esso e il DOH, il dispositivo di ricezione posto a oltre
200 m, avviene su fibra ottica.
Oltre ai comandi destinati all’elettronica di front end, tramite il FEC viene trasmesso
anche il segnale clk-T1 proveniente dalla TSC.
Il FEC utilizzato nel mio lavoro di tesi è un FEC PCI che contiene una FPGA (ispLSI 8840),
un controllore per l’interfaccia PCI (PLX9080), un modulo per la ricezione e la trasmissione
ottica (TTCrx) e tre FIFO.
1
All’avvio del PC i dispositivi alloggiati sui vari slot PCI sono in uno stato inattivo e non è ancora stato
assegnato loro un indirizzo di memoria (dal BIOS o dal firmware associato) per poter comunicare con il sistema
operativo o con il driver. Quindi viene fatta una scansione dei diversi slot PCI e, ogni qual volta viene trovata
una scheda, il BIOS o il sistema operativo vanno a scrivere l’indirizzo di memoria di partenza nei diversi
BAR (Base Address Registers) del chipset della determinata scheda; questa operazione viene effettuata ad ogni
accensione.
94
6.1.5 Funzionamento del FEC
Il normale funzionamento del FEC è il seguente: quando si vuole inviare un comando ad un
dispositivo connesso all’anello di controllo, la prima cosa da fare è accertarsi che il collegamento sia inizializzato e che non vi siano altre operazioni in corso. Quindi il pacchetto che
si vuole inviare viene preparato e scritto nella trasmit FIFO. Una volta finita l’operazione
di scrittura, il FEC attende un token (cioè un pacchetto vuoto) da sostituire con il pacchetto
presente nella trasmit FIFO, per poterlo inviare nell’anello.
Questo pacchetto arriva alla CCU desiderata la quale, dopo aver eseguito le operazioni
richieste, lo rilascia nell’anello. Il pacchetto, che può contenere informazioni come: “Errore”,
“Indirizzo letto”, “Dati copiati”, torna quindi al FEC, che lo mette nella receive FIFO e ne
legge lo stato.
Se sono avvenuti degli errori, per esempio se i dati non sono stati copiati perché il dispositivo era impegnato a svolgere un’altra operazione, il pacchetto deve essere ritrasmesso;
tuttavia questa ritrasmissione non viene fatta in modo automatico da hardware ma si deve
effettuare tramite software e in questo caso viene utilizzata la terza FIFO del FEC, quella
definita return.
Nel caso di un’operazione di scrittura, i canali I2 C della CCU sono stati configurati per
inviare un’informazione aggiuntiva, detta acknowledge forzato, per verificare se il dato è
giunto (oppure no) al dispositivo. Infatti, l’informazione di acknowledge normale assicura
solo che il pacchetto è stato inviato dalla CCU, ma non che esso sia giunto al dispositivo.
In figura 5.1 è visibile uno schema del token ring.
6.1.6 Protocollo dell’anello di controllo
I tipi di messaggio che possono circolare lungo l’anello sono due: uno per segnalare la
disponibilità dell’anello (token) e il secondo per portare i dati.
Il formato del pacchetto definito token è riportato in figura 6.3; come si può vedere esso
è costituito solo dai caratteri di SOF (Start Of Frame) e EOF (End Of Frame).
6.2. Il programma per gestire il FEC e la TSC
SOF
[1 B]
95
EOF
[2 B]
Figura 6.3: Formato per il pacchetto token.
Invece il formato del pacchetto che porta i dati è il seguente:
SOF
[1 B]
Dest.
[1 B]
Sorg.
[1 B]
Lunghezza
[1 o 2 B]
Data
[128 o 32k B]
CRC-16
[2 B]
EOF
[2 B]
Figura 6.4: Formato per il pacchetto data.
in cui si hanno, oltre al SOF e a il EOF, l’indirizzo del destinatario e del mittente, la
lunghezza in byte dei dati, i dati nel formato definito in figura 5.7 e due byte di controllo,
calcolati tramite un algoritmo CRC (Cyclic Redundancy Check), che servono per verificare
che i dati siano stati inviati correttamente.
6.2 Il programma per gestire il FEC e la TSC
Entrambe le due schede di controllo sono rilasciate con un driver sviluppato per il sistema
operativo Linux; conseguentemente, tutto il software è stato sviluppato per tale sistema operativo. In particolare, la distribuzione utilizzata è la Scientific Linux, versione 3.0.6. È stata
scelta questa distribuzione in quanto diponeva di default di particolari librerie necessarie per
un corretto utilizzo del FEC.
6.2.1 Il software per la TSC
Oltre alla scheda e al driver, l’università di Lione ha realizzato anche il software di base per
il controllo della scheda.
Basandomi su questo software sono andato a scrivere un programma che permettesse di
far funzionare la TSC secondo le nostre esigenze. Grazie a due routine scritte in linguaggio C, una per scrivere nei registri e una per leggere nei registri, è possibile impostare il
funzionamento per la TSC, secondo i nostri scopi.
96
6.2.2 Il programma per gestire il FEC
Il programma di gestione del FEC deve essere in grado di poter scrivere e leggere i parametri
nell’elettronica di front end. Queste operazioni richiedono che il FEC, la CCU e i diversi
canali ad essa connessa (PIO e linee I2 C) necessari per l’accesso al dispositivo finale, siano
abilitati e configurati. Una volta che il controllo hardware è configurato, tramite software
è possibile inviare il valore da immettere in ciascun registro dell’elettronica di front end.
Una volta finita l’operazione di scrittura, i parametri impostati vengono rimandati al FEC
da ciascun dispositivo e confrontati con i valori inviati, per assicurarsi che la procedura sia
andata a buon fine.
Il software che è stato usato per gestire tutte le operazioni del FEC in LHCf, è stato sviluppato all’interno del programma denominato ProgramTest; esso è uno strumento utilizzato
per eseguire vari test sulle funzionalità dell’elettronica di front end del tracciatore di CMS,
prima di implementarle nel programma di controllo finale, il FecSupervisor [51].
Il programma da me utilizzato è quindi meno complesso di quello definitivo utilizzato
per il tracciatore di CMS, sebbene entrambi si basino sul medesimo driver e sullo stesso
API (Application Program Interface) scritto in C++; nel nostro caso non utilizzavamo, ad
esempio, il database di Oracle per impostare i valori dei diversi parametri di tutti i dispositivi
in una volta sola, ma andavamo a modificarli singolarmente per ogni dispositivo.
Possiamo fare ciò perché il numero di dispositivi che dobbiamo gestire è molto minore
di quello di CMS e quindi, così facendo, possiamo utilizzare un software relativamente più
semplice, a discapito di una scrittura di tutti i parametri leggermente più macchinosa.
6.2.3 L’architettura del software
L’API sviluppato per gestire le operazioni di scrittura e di lettura è organizzato in diverse
classi divise nelle seguenti parti:
- Definizione del dispositivo: vi sono le definizioni dei vari offset per i registri.
97
- Descrizione del dispositivo: vi è la descrizione di ciascun dispositivo con la definizione
di tutti i vari registri, per ciascun dispositivo che eredita dalla classe DeviceDescription2 . Quest’ultima classe implementa più metodi come ad esempio il confronto tra
due parametri.
- Accesso al dispositivo: per le definizioni di come accedere a un registro e impostare o
prelevare il suo valore.
- Accesso ai canali della CCU: per le definizioni di un accesso ai canali I 2 C, PIO o di
memoria sulla CCU.
- Accesso all’hardware: definisce tutti i metodi per accedere a ogni registro di stato o di
controllo per FEC/CCU/canali e tutti i metodi per leggere o scrivere in questi canali.
- Accesso per la gestione: fornisce i metodi per preparare e accedere a un dispositivo.
Le classi di accesso all’hardware e quella per la gestione sono state progettate con l’aiuto
della libreria hash_map di C++, per ottimizzare la classificazione e la ricerca di un dispositivo o di un canale. Questa soluzione è stata adottata perché l’accesso a un dispositivo è
univocamente definito dal numero dello slot PCI su cui è il FEC, dal numero dell’anello,
dall’indirizzo della CCU, dal numero del canale e, nel caso in cui il canale sia un canale I 2 C,
dall’indirizzo I2 C del dispositivo stesso. Tutti questi numeri danno una parola di 32 bit, detta
key (figura 6.5), che definisce esattamente la posizione del dispositivo.
numero di bit
intervallo di bit
FEC slot
5
[31:27]
Anello
3
[26:24]
indirizzo CCU
8
[23:16]
canale CCU
8
[15:8]
indirizzo I2 C
8
[7:0]
Figura 6.5: key usata per definire il percorso di accesso a un dispositivo.
Per ogni genere di dispositivo presente nella catena elettronica, dovranno essere, quindi,
create tre classi distinte: una per la definizione, una per la descrizione e una per l’accesso.
2
Non è possibile accedere all’hardware con questa classe, ma solo conservare i valori da impostare o
impostati nei registri.
98
Inoltre, per ogni dispositivo, si dovrà specificare che tipo di accesso I 2 C richiede, se normale
o RAL.
6.2.4 Il programma per LHCf
Come precedentemente detto, il programma da me realizzato per la gestione della catena
elettronica di LHCf deriva dal programma ProgramTest ed è stato chiamato LHCfTest; esso
è strutturato con un’interfaccia a linea di comando, ovvero le operazioni richieste devono
essere composte in forma di linea di testo con una precisa sintassi da rispettare; come risposta
a un generico comando, si ha la scrittura di testo sul terminale da parte del programma, che
mostra se tutte le operazioni sono andate a buon fine oppure no.
Per realizzare tale programma, i passi preliminari che ho dovuto effettuare sono stati:
• l’implementazione dei dispositivi come il Delta e il PACE_AM;
• la creazione di specifiche routine di basso livello per il controllo e la gestione di alcune
funzioni del PACE, come la calibrazione o il test di iniezione di carica.
Una volta fatto ciò ho realizzato un programma di alto livello, nella fattispecie LHCfTest,
che richiamava sia le routine che avevo creato io che quelle già esistenti sviluppate per il
tracciatore di CMS (come ad esempio quelle per gestire la CCU) e a seconda dei parametri
che gli venivano passati andava a eseguire una di queste funzioni. Andrò ora a descrivere il
funzionamento di alcune di queste routine secondo il loro corretto ordine di esecuzione.
La prima cosa da fare, subito dopo l’accensione del sistema, è quella di appurare che sia
possibile accedere a tutti i dispositivi I2 C della catena elettronica. Per fare ciò ho implementato una routine che verifica quante CCU sono connesse all’anello di controllo e, per ogni
CCU, effettua una scansione su tutti gli indirizzi I2 C possibili per i vari bus I2 C (andando
perciò a interrogare un totale di 128x16=2032 indirizzi per CCU).
Durante questa operazione di broadcast 3 viene riempito un vettore con i dati di indirizzo,
3
Con tale termine si indica una trasmissione che viene effettuata da un sistema trasmettente a un insieme di
sistemi riceventi non definito a priori.
99
canale e CCU su cui vi è stata una risposta (data da un segnale di acknowledge); quindi
questo vettore viene confrontato con un database da me precedentemente riempito con i
valori degli indirizzi in cui ci aspettiamo un determinato dispositivo, al fine di identificare il
chip.
Questo confronto è necessario in quanto il programma non è in grado di capire da quale
genere di oggetto ha ricevuto una risposta; tuttavia, sapendo che a un determinato dispositivo
è stato associato un indirizzo hardware, è possibile istruire il programma a dire che, se riceve
una risposta da un indirizzo specifico, allora, a quell’indirizzo, corrispondere un determinato
dispositivo. Per ogni CCU devono essere trovati 12 PACE, 3 DCU, 2 PLL e un GOL; in caso
contrario significa che il sistema non è completo o che un dispositivo non ha correttamente
risposto.
Una cosa importante da osservare è che il PACE, dal punto di vista del bus I 2 C, è visto
come due dispositivi distinti e indipendenti, il Delta e il PACE_AM; per garantirne un corretto funzionamento, entrambi i dispositivi devono rispondere altrimenti, se anche uno solo
non lo facesse, l’intero chip sarebbe inutilizzabile.
Successivamente bisogna andare a impostare i valori dei registri per i Delta, i PACE_AM
e le PLL con quelli da noi desiderati. Questa operazione è necessaria in quanto, all’accensione, i valori nei registri I2 C sono quelli definiti di default; per far questo ho realizzato diverse
routine, una per ogni genere di dispositivo, la cui struttura di base è la seguente:
1. allocazione di uno spazio di memoria per una variabile di tipo “access”;
2. creazione di una variabile di tipo “description” che verrà inizializzata inserendo tutti i
valori desiderati di ogni singolo registro del dispositivo;
3. passaggio della variabile di tipo “description” alla variabile di tipo “access”, in modo
da impostare i valori desiderati;
4. richiesta di lettura dei registri del dispositivo e loro memorizzazione in una nuova
variabile di tipo “description”;
100
5. confronto delle due variabili di tipo “description” per controllare che i valori nei
registri del dispositivo siano quelli desiderati.
Nel caso del Delta e del PACE_AM ho impostato i registri dei DAC secondo i valori
ottenuti nel paragrafo 4.3, mentre per quanto riguarda i registri di controllo ho disposto che
i due dispositivi si accendessero in modalità basso guadagno; per quanto riguarda il valore
della latenza, ho lasciato il valore di default e ho creato un apposito comando che mi permettesse di variarla a mio piacimento. Nel caso delle PLL, invece, ho confrontato, mediante un
oscilloscopio digitale, il segnale in uscita dai PACE con il clock che veniva inviato agli ADC
(vedere figura 6.6) e ho dapprima cercato i valori oppurtuni dei ritardi per le PLL, affinchè
gli ADC campionassero i segnali dei PACE sul loro massimo e il fronte di salita del clock
fosse in una zona stabile del segnale analogico; una volta ottenuti questi valori, li ho inseriti
nel programma.
Figura 6.6: Confronto tra il segnale analogico in uscita dai PACE e il clock utilizzato per il
suo campionamento da parte degli ADC.
Successivamente ho realizzato delle routine che permettessero di modificare un singolo
6.3. La scheda di acquisizione
101
registro; la loro struttura è identica a quella precedentemente spiegata, solo che questa volta
veniva modificato solo il registro desiderato, lasciando inalterati gli altri. Grazie a queste
macro è stato possibile effettuare la ricerca dei giusti ritardi da inserire nelle PLL, oppure
fare una scansione sulla latenza.
Per effettuare le misure di linearità dei registri del DAC, descritte nel paragrafo 4.4.1, ho
realizzato un programma che mi permettesse di modificare, uno alla volta, tutti registri con
un passo prefissato e, tramite la DCU, mi permettesse di leggere, di volta in volta, il valore
impostato.
Il diagramma di flusso per questo programma è rappresentato in figura 6.7. Una volta
create le variabili per accedere ai dispositivi interessati (il Delta, il PACE_AM e la DCU) e
quelle per impostare i valori dei registri, ho creato una struttura di supporto che ho riempito
con i dati necessari a modificare i 13 registri di DAC. Il programma quindi selziona un registro alla volta, ne imposta il valore inziale pari a zero, effettua l’aquisizione di questo valore
tramite la DCU e poi incrementa, secondo un passo impostato dall’utente, il valore del registro; a questo punto, se il valore ottenuto è inferiore a 256, viene fatta un’altra acquisizione,
altrimenti si cambia registro fino a che tutti e tredici non sono stati calibrati.
Ad ogni acquisizione il valore letto dalla DCU viene immagazzinato in una matrice, la
quale, alla fine del ciclo di calibrazione, viene salvata su di un file il cui nome permetta di
identificare in maniera univoca il chip PACE che viene analizzato.
6.3 La scheda di acquisizione
In questo paragrafo descriverò il sistema di acquisizione temporaneo che è stato realizzato per le fasi di test in labaratorio e per il test su fascio effettuato al CERN nel mese di
agosto 2006. Questo sistema sostituisce il sistema definitivo, basato sul sistema ottico di
trasmissione GOL, che verrà utilizzato nell’esperimento.
È stato per questo utilizzata una scheda di acquisizione ADLINK PCI7300A [52] e una
102
START
Accesso ai
dispositivi
Scelta
Registro
Inizializzazione
registro
Lettura canale
della DCU
aggiungere
il passo
Si
Valore
registro
<256?
No
No
finiti i
registri?
Si
Stampa
della tabella
su file
END
Figura 6.7: Diagramma di flusso per la routine di calibrazione dei registri di DAC del PACE.
seria di convertitori TTL/LVDS per ricevere i dati attraverso una piattina di cavi “twistati” a
impedenza controllata.
La scheda dispone di 32 porte bidirezionali TTL, che possono essere configurate come
ingresso o come uscita. Nel nostro caso abbiamo utilizzato dei convertitori TTL/LVDS per
poter inviare i segnali LVDS tra la scheda FED e il computer di acquisizione, attraverso una
piattina di cavi “twistati” a impedenza controllata. In questo modo è possibile installare il
computer di acquisizione fino a qualche decina di metri di distanza dalla scheda FED.
Tale scheda è inoltre in grado di supportare la gestione di ingresso e di uscita tramite il
DMA, caratteristica molto utile per poter acquisire ad una velocità elevata.
Il protocollo che abbiamo deciso di utilizzare per ricevere i dati dal FED si basa su un
sistema di handshaking; grazie a questo sistema i dati a 16 bit, che dovevano essere trasferiti
dal FED alla scheda PCI, vengono trasferiti utilizzando due segnali: STB (strobe) e ACK
(acknowledge).
In figura 6.8 è possibile vedere lo schema di connessione tra la scheda e il FED con
annesso il diagramma temporale del metodo di handshaking.
Acknowledge
103
STB
Strobe
PC
FED
ACK
Data[0:15]
DATA
DATA VALID
t1
t2
t3
t4
DATA VALID
t5
Figura 6.8: Nell’immagine a sinistra è possibile vedere lo schema dei segnali tra la scheda
di acquisizione e il FED. A destra invece è possibile vedere il diagramma dei tempi del
protocollo di handshaking.
Il funzionamento di tale metodo, facendo riferimento alla figura 6.8, è il seguente: non
appena vi sono dei dati validi sul bus di dati (t1 ) la Cyclone presente sul FED, se il segnale di
ACK è BASSO, manda ALTO il segnale di STB per avvisare la scheda PCI7300A che può
leggere i dati; quindi la scheda, subito dopo aver memorizzato i 16 bit (t 2 ), manda ALTO il
segnale di ACK per avvisare il FED che ha finito la lettura. A questo punto la Cyclone toglie
i dati sul bus e avvisa di questo cambiamento la scheda, mandando BASSO il segnale di STB
(t3 ) a ciò la scheda risponde mandando BASSO il segnale di ACK (t4 ); dopodiché il sistema
può ritrasmettere il dato successivo (t5 ).
Poiché dovevamo prelevare i dati da due schede madri, per la lettura di due rivelatori
al silicio, è stata implementata una configurazione master-slave tra le due schede FED in
cui la seconda scheda FED veniva abilitata alla trasmissione solo dopo che la prima aveva
terminato l’invio dei dati.
Ogni FIFO riceve i dati provenienti da due PACE distinti e per ogni evento vengono
memorizzati all’interno di una FIFO 768 parole di 16 bit.
Il valore minimo del numero di parole necessarie a memorizzare l’evento proveniente da
un singolo PACE sarebbe di 216, ottenibile considerando che per ognuno dei tre frame si
hanno 73 letture (8[dal ColumnAddress]+1+32x2[dai dati]) come si può vedere in figura 4.2;
tuttavia, considerando anche le due zone tra i frame di uscita (altre 19x2 letture) e aggiungendo un margine di sicurezza complessivo di 127 letture prima e dopo i frame, si giunge a
384 letture per PACE e, poiché su ogni FIFO giungono i dati di due PACE, si ha il totale di
104
768 letture.
Complessivamente, per ogni evento, si andranno a leggere i dati di 12 FIFO per una
lunghezza totale di 9216 parole a 16 bit equivalenti a 18 kB.
Il programma per il DAQ
La scheda PCI7300A viene distribuita sia con il driver per Linux che per Windows; a causa
di alcune incompatibilità tra la scheda e l’hardware su cui si doveva installare, ho preferito
utilizzarla sotto Windows (versione Windows 2000).
Grazie alle librerie fornite assieme alla scheda, lo sviluppo del programma di acquisizione è stato relativamente semplice in quanto, poiché le varie funzioni per la gestione della scheda erano già state implementate, bastava strutturare la macchina a stati per
l’acquisizione.
ACQUISIZIONE
S3
START
S1
CONFRONTO JPN
WAIT FOR
S2 TRIGGER
S4
SCRITTURA
S5
numev=numevtot
STOP
S6
Figura 6.9: Macchina a stati per il programma di acquisizione.
In figura 6.9 è possibile vedere come ho strutturato la macchina a stati del programma di
acquisizione sviluppato per il test beam. I vari stadi sono:
S1: Inizializzazione del sistema; viene aperto il collegamento con la scheda, configurata
la modalità di funzionamento della scheda, impostate le porte di I/O attive e asserito
il segnale DAQ alive utilizzato nella logica che realizzava il segnale di enable di cui
parlerò nel prossimo capitolo.
105
S2: Non appena giunge un segnale di trigger, viene inizialmente generato un impulso
di VETO utilizzato per impedire l’arrivo di altri segnali di trigger, e succesivamente
inizia l’acquisizione dei dati.
S3: Vengono acquisiti, in modalità DMA, i 9216 dati di un singolo evento provenienti dalle
due schede madri.
S4: Viene ricevuta e memorizzata una parola di 4 bit proveniente dal sistema di acquisizione giapponese, utilizzato per la parte calorimetrica di LHCf, che identifica il numero
di evento acquisito al fine di poter effettuare un controllo di sincronismo dell’evento
da noi acquisito con quello acquisito dai Giapponesi4 .
S5: Vengono scritti i dati su file.
S6: Fine del programma, chiusura dei file e inibizione del segnale di DAQ alive.
Al momento del lancio del programma uno dei parametri che viene impostato è il numero
di eventi che si vuole acquisire (numevtot); il programma rimane nel ciclo S2-S5 fino a che
non sono stati acquisiti un numero di eventi pari numevtot.
6.3.1 Misure in laboratorio
Prima della nostra partenza per Ginevra per il test beam di agosto 2006, sono stati eseguiti
dei test in laboratorio per saggiare la funzionalità del sistema di acquisizione.
Poiché al test beam si dovevano leggere i dati provenienti da 4 semi-ibridi, ovvero due
schede FED, disponendo di una sola scheda di acquisizione PCI7300A, abbiamo sviluppato
un sistema di lettura sequenziale delle due schede, per evitare che i dati si presentassero sul
bus nel medesimo istante.
Abbiamo deciso di sviluppare un sistema di master-slave tra le due schede; quando la
scheda adibita a svolgere il ruolo di master riceveva il segnale di richiesta dati dalla scheda
PCI7300A, che l’avvisava di essere pronto a ricevere i dati, essa inibiva l’invio dei dati da
4
Come descritto nel capitolo 7, al test su fascio erano presenti due sistemi di acquisizione indipendenti.
106
parte della scheda slave, quindi trasmetteva i suoi dati, dopo di che riabilitava l’invio per
l’altra scheda, che poteva quindi trasmettere i propri dati immagazzinati.
In figura 6.10 è mostrata l’intera sequenza dei dati provenienti dalle due schede madre:
si possono distinguere nettamente i profili dei dati provenienti dalle 12 FIFO (le prime 6
della scheda master e le seconde 6 dalla slave); uno di questi profili è mostrato in dettaglio
in figura 6.11.
Da questa immagine è riconoscibile il tipico frame di uscita per un PACE (vedere figura 4.6). I valori superiori a 2000 conteggi ADC corrispondono al livello medio dei segnali
differenziali in uscita dal PACE non pilotato dato dal segnale ADCCM, quelli attorno a 1950
invece corrispondono all’istante in cui si ha segnale sulla linea ColAdd, con un conseguente abbassamento del livello medio, infine si hanno i dati provenineti dai tre campionamenti
dell’evento. Sempre da questa figura è possibile notare il fatto che in ogni FIFO sono memorizzati alternativamente i dati di due PACE distinti. Le lievi differenze che ci possono essere
nel livello medio tra due PACE, si ripercuotono in un andamento alternato nel valore del
livello medio.
2000
Conteggi ADC
1500
1000
500
0
0
1000
2000
3000
4000
5000
6000
7000
8000
Dati
Figura 6.10: Profilo dei 9216 dati provenienti dalle 12 FIFO.
9000
2200
2000
Conteggi ADC
1800
1600
1400
1200
1000
3100
3200
3300
3400
3500
3600
3700
Dati
Figura 6.11: Profilo dei dati provenienti da una FIFO.
3800
Capitolo 7
Risultati test di Ginevra
Nei giorni che vanno dal 21 agosto al 4 settembre 2006, si è svolto, presso i laboratori del
CERN a Ginevra, un test sui due rivelatori di LHCf, ARM #1 e ARM #2.
Oltre al nostro gruppo, con personale delle sezioni dell’INFN di Firenze e di Catania, che
ha sviluppato la parte relativa al sistema tracciante per ARM #2, vi erano anche i vari gruppi
giapponesi (provenienti delle università di Nagoya, di Saitama, di Tokyo e di Yokohama) che
si sono occupati della realizzazione di ARM #1 nella sua interezza e della parte calorimetrica
di ARM #2.
Il test beam si è svolto nell’Area Sperimentale Nord, nel sito di Prévessin, utilizzando la
linea di fascio estratto H4, prodotta dall’SPS.
In questo capitolo descriverò lo svolgimento del test beam, al quale ho partecipato attivamente, riportando infine i primi risultati ottenuti dal sistema tracciante di LHCf.
7.1 Motivazione del test
Durante i giorni del test, i due rivelatori sono stati esposti, a turno, a tre tipi di fasci, muoni
(da 150 GeV), elettroni (da 100 e 200 GeV) e protoni (da 350 GeV) al fine di effettuare:
1. una calibrazione della scala assoluta di energia dei calorimetri;
109
110
7. RISULTATI TEST DI GINEVRA
2. una misura della risoluzione spaziale dei due sistemi traccianti, ed in particolare del
sistema tracciante al silicio di ARM #2 che veniva per la prima volta esposto a un
fascio di test.
È stato inoltre posizionato, davanti ai rivelatori di LHCf, il sistema tracciante del rivelatore ADAMO [53] per conoscere con precisione il punto di impatto delle particelle nei
rivelatori ARM #1 e ARM #2.
Il nostro gruppo aveva, inoltre, l’obiettivo di testare il funzionamento del sistema di controllo, sia da un punto di vista hardware (le schede madri, le piggy-ADC e in particolare gli
ibridi), che da un punto di vista software (il programma per gestire sia il FEC che la TSC e
la catena elettronica ad esso connessa).
In figura 7.1 si ha una foto che mostra, oltre al rivelatore ARM #2 e al tracciatore di
ADAMO, anche tutta l’elettronica di read out.
Sempre in figura è possibile notare anche i due scintillatori posti nelle vicinanze della
beam pipe utilizzati per generare il segnale di trigger.
7.2 Concetti Base
Il tempo utile per effettuare il test era di 6 giorni, che sono stati equamente suddivisi tra i
due rivelatori. Nei primi tre giorni è stato deciso di posizionare su fascio ARM #1 mentre
nei restanti tre è stato sottoposto al test ARM #2.
Mentre l’acquisizione per il sistema tracciante di ADAMO e per i vari rivelatori di LHCf
sviluppati dai gruppi giapponesi (fibre scintillanti e scintillatori) veniva effettuata tramite un
sistema VME, per il sistema tracciante di ARM #2 veniva utilizzato un sistema completamente differente (vedere paragrafo 6.3); è stato quindi deciso di far acquisire tutto ciò che
era inerente al sistema VME ai gruppi giapponesi (i quali avevano già preso confidenza con
il sistema di ADAMO durante il precedente test del 2004) mentre noi ci saremmo occupati
solo della parte inerente il tracciatore di ARM #2.
7.2. Concetti Base
111
Figura 7.1: Foto di ARM #2 su fascio; è possibile notare sia l’elettronica di read out
costituita da due schede madri e dal DOHM che la parte del tracciatore di ADAMO.
Una diretta conseguenza di questa decisione è stata che, nei giorni in cui era in funzione
ARM #1, l’acquisizione era gestita completamente dai gruppi giapponesi, mentre, quando era in funzione ARM #2, vi erano due sistemi distinti di acquisizione con conseguente
scrittura dei dati su due computer differenti.
Il fatto di avere due sistemi di acquisizione differenti comportava la realizzazione di un
meccanismo di veto del trigger tale da impedire l’invio di esso mentre uno dei due sistemi
fosse in presa dati. Questo meccanismo è stato realizzato tramite due segnali di enable, ognuno generato indipendentemente dai due sistemi, che venivano inviati in ingresso alla logica
di trigger in modo tale da inibire il trigger nel caso uno dei due fosse attivo.
Oltre a questo è stato implementato, tramite una parola di controllo di 4 bit, anche un
sistema di sincronismo del numero di evento che si andava ad acquisire. Il sistema di acqui-
112
sizione dei giapponesi inviava al nostro sistema una parola di 4 bit che incrementava di 1 ad
ogni trigger successivo. Il nostro sistema di acquisizione leggeva questa parola, la controllava e la scriveva insieme agli altri dati acquisiti generando un segnale di errore in caso di
problemi di sincronismo.
7.3 Note sull’apparato strumentale
Per il testbeam eravamo riusciti a realizzare completamente uno dei 4 layer del sistema tracciante del rivelatore di ARM #2. Tale modulo, costituito da un lato X e da un lato Y , è stato
posizionato a 12 lunghezze di radiazione di profondità mentre, per le posizioni che dovevano essere occupate dai tre moduli mancanti (quelle a 6, 30 e 42 lunghezza di radiazioni), è
stato scelto di inserirvi tre moduli fittizi per far sì che, da un punto di vista calorimetrico,
la risposta del rivelatore, durante il test, fosse la più simile possibile a quella del rivelatore
completo.
Oltre a ciò, il kapton che andava incollato sotto i silici era stato realizzato con un passo
doppio rispetto alle nostre richieste, quindi, invece di andare a leggere una striscia ogni due,
potevamo leggere solo una striscia ogni quattro, dimezzando cosìl’effettivo numero di canali
totali per sensore. Questo comportava il fatto che, per ogni PACE, solo 16 ingressi su 32
erano connessi alle microstrisce; in fase di analisi dovevamo quindi rimuovere i valori dati
dagli ingressi non connessi.
Fra le due schede madri, è stato scelto di utilizzare come master quella adibita al lato X
e come slave quella al lato Y .
In figura 7.2 si ha una foto che mostra in dettaglio le schede dell’elettronica di read out
di ARM #2.
7.4. Procedure inziali
113
Figura 7.2: In questa foto invece si può notare in dettaglio l’elettronica di read out utilizzato
durante il test su fascio.
7.4 Procedure inziali
Una volta installato ARM #2 su fascio, abbiamo effettuato, tramite un oscilloscopio, una
misura preliminare del ritardo tra l’istante di passaggio della particella nell’apparato di rivelazione e l’arrivo del segnale di trigger sulle schede madri (e quindi l’arrivo ai PACE) 1 . Esso
è risultato essere di 1,71 µs con un jitter di 25 ns. Il primo valore è dovuto principalmente ai
ritardi introdotti dai cavi utilizzati per collegare la zona del fascio alla sale di controllo dell’esperimento; il secondo invece è giustificabile dal fatto che il segnale di trigger, generato
dalla TSC in risposta al segnale di trigger esterno generato dagli scintillatori, non era sincrono con il passaggio delle particelle. In altri termini, il trigger inviatoci dagli scintillatori non
era sincrono con il nostro clock 2 .
1
Abbiamo tenuto conto opportunamente del ritardo tra il passaggio della particella e la generazione del
segnale di trigger.
2
Questo jitter è dovuto al fatto che abbiamo utilizzato il segnale di clock a 40 MHz interno alla TSC che
non è sincrono con la struttura del fascio dell’SPS; ovviamente, per l’esperimento finale, verrà utilizzato il
114
La misura preliminare del ritardo è servita per ottenere un valore indicativo della latenza
da inserire nei registri dei PACE. Partendo da questo valore (68∼1,71µs/25ns), siamo andati
alla ricerca del valore più corretto osservando l’ampiezza del segnale dovuto alle particelle
nei tre campionamenti successivi e cercando la situazione in cui il massimo si presentava
nel frame centrale di uscita del PACE. Ovviamente, a causa della presenza del jitter precedentemente spiegato, poteva capitare che il massimo si presentasse in uno degli altri due
frame.
Questa misura ha inoltre evidenziato anche un ritardo di fase, di circa 9 ns, tra l’arrivo del
trigger sulla scheda che svolgeva la funzione di master e quella di slave; tale fase è dovuta
alla natura stessa dell’anello di controllo, in quanto il segnale, non arriva in simultanea alle
due CCUM, ma sequenzialmente passando prima da una e poi dall’altra. Per ovviare a questa
discrepanza è stato ritardato, tramite le due PLL, il segnale della master per sincronizzarlo
con quello dello slave.
7.5 Risultati
Sono stati eseguiti diversi run, sia di piedistalli (in cui non vi era correlazione tra il segnale
di trigger e il passaggio delle particelle) che di eventi di fisica, modificando di volta in
volta il tipo di fascio e il suo punto di impatto sul rivelatore; successivamente, per mezzo
di un programma di analisi dati sviluppato con il programma ROOT [54], abbiamo potuto
visualizzare i primi eventi indotti dalle particelle del fascio.
Riporto ora tre immagini di esempio ottenute analizzando i dati dovuti ad un run con un
fascio di elettroni da 200 GeV che impatta nel centro della torre calorimetrica più grande.
In figura 7.3 è possibile vedere il profilo trasverso di un singolo sciame per la vista X e
quella Y.
Nella figura 7.4 invece è possibile vedere l’immagine rappresentativa del profilo del fareale segnale di clock di LHC sincrono con i bunch di particelle circolanti nell’anello e quindi non ci saranno
problemi di jitter.
7.5. Risultati
115
Single event − LOW gain − e (200 GeV)
Single event − LOW gain − e (200GeV)
Signal (ADC counts)
Signal (ADC counts)
500
800
400
Entries
Mean x
Mean y
RMS x
RMS y
700
600
300
192
95.01
30.04
55.7
76.3
500
400
200
300
100
200
100
0
0
−100
0
20
40
60
80
100 120 140 160 180
Position − X side (strip #)
0
20
40
60
80
100 120 140
Position − Y side (strip #)
160
180
Figura 7.3: Profilo trasverso dello sciame prodotto da un elettrone da 200 GeV.
scio ottenuta riportando le coordinate XY del centro degli sciami per un intero run di fisica;
per completezza sono riportate anche le proiezioni nei due silici singolarmente.
Nella figura 7.5 infine è possibile vedere la distribuzione della carica misurata sui due
silici e la loro correlazione.
Concludendo, la sessione di test su fascio è stata complessivamente positiva: l’elettronica,
e in particolare l’ibrido, ha funzionato correttamente, il software, salvo piccoli problemi
subito individuati e corretti, ha eseguito con successo i vari comandi e le operazioni per le
quali era stato realizzato.
140
140
Entries 2039
Mean x 151.5
Mean y 157.8
RMS x 17.04
RMS y 15.28
100
80
60
40
60
120
40
20
position − Y side (strip #)
180
160
160
80 100 120
position (strip #)
Vista XY
20
0
0
10
20
30
40
50
60
70
Vista Y
Entries 2052
Mean
157.8
RMS
15.88
80
180
0
0
20
40
events
events
60
80 100 120 140
position − X side (strip #)
70
Vista X
60
Entries 2076
Mean
151.1
RMS
17.45
160
180
160
180
50
40
30
20
10
00
20
40
60
80 100 120
position (strip #)
Figura 7.4: Profilo del fascio per elettroni da 200 GeV.
140
Correlazione energetica Y vs X
4500
energy release − Y side (ADC counts)
500 1000 1500 2000 2500 3000 3500 4000 4500 5000
energy release (ADC counts)
20
40
60
80
100
0
0
912.2
RMS
120
3000
1729
Mean
Entries
140
Lato Y
160
5000
4000
3500
Entries
3000
Mean x
Mean y
1887
RMS x
RMS y
1921
879.7
792.5
3000
2500
2000
1500
1000
500
0
0
500
1000 1500 2000 2500 3000 3500 4000 4500 5000
energy release − X side (ADC counts)
180
160
140
lato X
ene_distrib_x_side_mean
Entries
Mean
RMS
3000
1714
1011
120
100
80
60
40
20
0
0
500 1000 1500 2000 2500 3000 3500 4000 4500 5000
energy release (ADC couts)
Figura 7.5: Distribuzione della carica misurata sui due sensori per elettroni da 200 GeV.
Conclusioni
La realizzazione di un sistema tracciante per un esperimento come LHCf richiede particolari
requisiti per quanto riguarda l’elettronica di front end, di lettura e di acquisizione.
Il mio lavoro di tesi si è inserito nella fase di sviluppo e test di tutta la catena elettronica.
In particolare mi sono inizialmente occupato della selezione del chip di front end per LHCf;
fra i vari chip da me presi in considerazione quello che più soddisfaceva le nostre richieste
era il chip PACE, sviluppato per il preshower del calorimetro elettromagnetico di CMS.
Successivamente ho svolto diversi test in laboratorio finalizzati alla caratterizzazione del
chip utilizzando prima delle schede prototipo e poi gli ibridi sviluppati per LHCf.
Mi sono quindi occupato della parte hardware riguardante il sistema per distribuire i
segnali di controllo e i segnali veloci (come il clock e il trigger) ai diversi dispositivi e ho
partecipato alle fasi di sviluppo e di test delle varie schede realizzate per LHCf.
Una buona parte del lavoro di tesi è poi consistito nella scrittura dei programmi necessari
per il funzionamento delle schede di controllo e di acquisizione.
Infine, la possibilità di partecipare al test beam svoltosi a Ginevra mi ha permesso, oltre
che di verificare il comportamento del sistema di controllo in una situazione simile a quella
dell’esperimento finale, di partecipare alla presa dati e ad una prima analisi di questi durante
lo svolgimento del test.
I primi risultati ottenuti al test beam hanno evidenziato il buon funzionamento dell’apparato, sia da un punto di vista hardware che da un punto di vista software.
119
Appendice A
Acronimi
A
ADC Analog to Digital Converter
AGASA Akeno Giant Air Shower Array
ALICE A Large Ion Collider Experiment
API Application Program Interface
ASIC Application Specific Integrated Circuits
ATLAS A Toroidal LHC ApparatuS
B
BRAN beam-beam rate monitors
C
CCU Communication and Control Unit
CCUM Communication and Control Unit Module
CERN Conseil Européen pour la Recherche Nucléaire
CMB Cosmic Microwave Background
CMS Compact Muon Solenoid
CRC Cyclic Redundancy Check
D
DAC Digital to Analog Converter
DCU Detector Control Unit
DOH Digital Opto Hybrid
DOHM Digital Opto Hybrid Module
DPMJET Dual Parton Model with JETs
E
EAS Extensive Air Showers
ECAL Electromagnetic CALorimeter
ECL Emitter Coupled Logic
EOF End Of Frame
F
FEC Front End Control
i
ii
A. ACRONIMI
FED Front End Driver
FEH Front End Hybrid
FPGA Field Programmable Gate Array
G
GOH GOL Opto-Hybrid
GOL Gigabit Optical Link
H
HG High Gain
HiRes High Resolution Fly’s Eye
I
I2 C Inter-Integrated Circuit
IP Interaction Point
L
LCC Leakage Current Compensation
LEAP Low Energy Antiproton
LEP Large Electron Positron Collider
LG Low Gain
LHC Large Hadron Collider
LHCb LHC beauty
LHCf LHC forward
LVDS Low Voltage Differential Signaling
M
MIP Minimum Ionizing Particle
N
NIM Nuclear Instrumentation Module
P
PACE Preshower Analog CMS Elettronics
PCI Peripheral Component Interconnect
PIO Parallel Input Output
PIA Peripheral Interface Adapter
PLL Phase-Locked Loop
PCB Printed Circuit Board
PS Proton Synchroton
Q
QQGSJET Quark Gluon String model with JETs
QPLL Quartz crystal based Phase-Locked Loop
S
SCL Serial CLock
SCT Silicon microstrip Semiconductor Tracker
SDA Serial DAta
SOF Start Of Frame
iii
SPS Super Proton Synchrotron
T
TAN Assorbitore per neutri
TOTEM TOTal cross section and Elastic scattering Measurement
TSC Trigger Sequencer Card
TTC Timing, Trigger and Control
TTCrx TTC receiver
TTL Transistor-Transistor Logic
U
UHECR Ultra High Energy Cosmic Ray
V
VCO Voltage Controlled Oscillator
VCXO Transistor-Transistor Logic
VHECR Very High Energy Cosmic Ray
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dottorato, Firenze, Aprile 2004.
[54] ROOT An Object-Oriented Data Analysi Framework, User Guide 5.12; disponibile
online al sito: http://root.cern.ch
Ringraziamenti
Mentre sono qui a finire di stampare questa tesi, mi vengono in mente tutte le persone che
mi hanno aiutato ad andare avanti in questi miei (molti) anni di Fisica.
I miei genitori, Marta e Walter, che hanno creduto in me fino alla fine; so che queste
poche parole non bastano a ringraziarli di tutti i sacrifici che hanno fatto per me, ma almeno
ci spero. Mia sorella, con la quale, sebbene abbiamo una visione della vita completamente
differente, ci rispettiamo a vicenda.
Virginia, la mia ragazza, che mi ha sopportato in questi ultimi mesi e spero che lo faccia
anche nei prossimi.
I tanti amici che ho incontrato nel mio cammino con i quali abbiamo condiviso le gioie e
i dolori nel prepare gli esemi assieme: grazie Alessio, Donatella, Giuseppe e Paola.
Gli amici di sempre con i quali ho passato molte serate per distrarmi dai miei problemi,
grazie Claudio e Giacomo.
Mauro Grandi e Roberto Ciaranfi per la realizzazione delle schede utilizzate in LHCf.
Tutto il gruppo di Wizard Firenze per i consigli e l’aiuto fornitomi.
Il Prof. Raffaello D’Alessandro, il Dott. Lorenzo Bonechi e Vladimiro Noce con i quali
ho passato ore meravigliose a lavorare in laboratorio e trascorso delle giornate fantastiche al
CERN di Ginevra.
La Prof. Alessia Tricomi per l’aiuto nell’analisi dati
Infine, ma non per mancanza di stima, il Prof. Oscar Adriani per avermi introdotto nel
meraviglioso mondo dei raggi cosmici e per la pazienza e l’aiuto dimostrati fino alla fine.

Elettronica di lettura per il sistema tracciante di LHCf

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