Cenni alle SDRAM DDR - Università di Bologna

Cenni alle SDRAM DDR
Elettronica dei Sistemi Digitali L-A
Università di Bologna, Cesena
Aldo Romani
A.a. 2004-2005
Introduzione alle SDRAM
• SDRAM: fondamentalmente delle DRAM
con logica di controllo sincrona
Synchronous-DRAM
• Orientate alla gestione di cicli BURST
• DDR: ciclo BURST viene sincronizzato su
entrambi i fronti di clock
SDRAM DDR Struttura
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Memorie dinamiche CMOS
Internamente divise in 4 banchi
Dimensione:
– 64 Mb has 67,108,864 bits
– 128 Mb has 134,217,728 bits
– 256 Mb has 268,435,456 bits
– 512 Mb has 536,870,912 bits
– 1 Gb has 1,073,741,824 bits
DDR implementato raddoppiando il parallelismo internamente n 2n, e
spedendo/ricevendo dati su 2 fronti di clock.
– Internamente: 2n bit/1 clock
– Esternamente: n bit/ 0.5 clock
Clock differenziale:
– CK CK
– Ingressi campionati sul fronte positivo di CK, uscite riferite ad entrambi i
fronti
Cicli burst
• Le SDRAM sono ottimizzate per cicli burst
– Ad ogni fronte di clock viene letto/scritto un
dato
– Indirizzo generato automaticamente dalla
memoria a partire da quello iniziale
– Il numero di dati letti/scritto può essere
programmato (tramite il MODE REGISTER) a
2, 4 o 8
Struttura SDRAM DDR
SDRAM Tipi di dispositivi
• DDRxxx, dove xxx rappresenta la frequenza di
dato. Il clock sarà xxx/2
–
–
–
–
DDR200
DDR266
DDR333
DDR400
• SPD: Serial Presence Detect (piccola EPROM,
con i parametri di configurazione della RAM, per
esempio per informare la scheda madre)
SDRAM Comandi
I comandi vengono definiti con particolari
combinazioni dei segnali di controllo:
SDRAM, Parametri
• CAS delay - CAS latency (CAS: Column Address
Strobe). Numero di cicli di clock tra l’invio del comando d
lettura e l’arrivo del primo dato. E’ praticamente il tempo
di accesso ad una colonna.
• RAS Precharge Time ( tRP, RAS=Row Address
Strobe). Numero di cicli di clock tra 2 RAS successivi,
cioè tra 2 accessi di riga.
• RAS to CAS delay (tRCD).cicli di clock che è
necessario attendere dopo aver eseguito il RAS prima di
poter attivare CAS.
• RAS active time (tRAS).numero di cicli di clock
corrispondenti all’accesso di una riga.
SDRAM Comandi
Comando di attivazione
(selezione di un banco e
di una riga)
SDRAM Comandi
Comando
di lettura
Comando
di scrittura
SDRAM Cicli burst (non DDR)
Le DDR hanno la stessa struttura, ma i dati
commutano ad ogni fronte di clock. (Nelle
DDR abbiamo CK e CK#)
SDRAM DDR: ciclo burst in lettura
con CAS-latency = 2
SDRAM DDR: ciclo burst in scrittura
SDRAM moduli
Alcuni segnali consentono di eseguire
letture/scritture solo su un chip mascherando i
pin di I/O (DQM).