REGOLE di Scrittura di VHDL rivolto a sintesi logica
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REGOLE di Scrittura di VHDL rivolto a sintesi logica
VHDL come strumento CAD all’interno di flussi di progetto per dispositivi Digitali )DELR&DPSL &RUVLGL$UFKLWHWWXUDGHL6LVWHPL,QWHJUDWL 3URJHWWRGL6LVWHPL(OHWWURQLFL D.E.I.S. Universita’ di Bologna VHDL 9HU\+LJKVSHHGFLUFXLWV+DUGZDUH'HVFULSWLRQ/DQJXDJH • Nato nel 1987, formalmente ridefinito nel 1993 • Linguaggio standard internazionale per la descrizione di circuiti integrati digitali • Strumento convenzionale per il progetto e per la documentazione di blocchi digitali • Permette la rappresentazione di istanze hardware da system level fino a gate level D.E.I.S. Universita’ di Bologna VHDL vs C /LQJXDJJLR & /LQJXDJJLRGLSURJUDPPD]LRQH VRIWZDUHJHQHUDXQD HVHFX]LRQH 6(48(1=,$/(GLXQDVHULHGLLVWUX]LRQL 9+'/ 7RRO&$'GL SURJHWWD]LRQH KDUGZDUHJHQHUDXQD LQVWDQ]LD]LRQH PDSSLQJGL ULVRUVH GL FDOFROR &21&255(17, D.E.I.S. Universita’ di Bologna Stili di Descrizione Hardware 5HJLVWHU7UDQVIHU/HYHO *DWH/HYHO 7HFKQRORJ\'HSHQGDQFH %(+$9,25$/ D.E.I.S. Universita’ di Bologna VHDL: Applicazioni 6,08/$=,21(/2*,&$ 6<67(0352727<3,1* 6,17(6,/2*,&$ D.E.I.S. Universita’ di Bologna Flusso di progetto circuiti digitali (anni 80/90) 'HILQL]LRQH$OJRULWPLFDOLQJXDJJLR&\ [ 6FKHPDWLF(QWU\ &XVWRP/D\RXWSODFHURXWH 3DUDVLWLFH[WUDFWLRQ%DFNDQQRWDWLRQ D.E.I.S. Universita’ di Bologna Il Design Productivity Gap /RVYLOXSSRGHOODWHFQRORJLDRIIUHXQDTXDQWLWD¶GLULVRUVHGL &DOFRORFKHVXSHUDODFDSDFLWD¶GHOSURJHWWLVWDGLXWLOL]]DUOH 1DVFHLO6\VWHPRQFKLS D.E.I.S. Universita’ di Bologna Tecnologia Standard Cells /D6LQWHVL/RJLFD HVHJXHXQ³PDSSLQJ´GHOODIXQ]LRQDOLWD¶GHVFULWWDGD 8QPRGHOOR9+'/%HKDYLRUDOR5HJLVWHU7UDQVIHU/HYHOLQXQPRGHOOR *DWHOHYHOEDVDWRVXXQDOLEUHULDGLFHOOHHOHPHQWDULSUHGHILQLWH D.E.I.S. Universita’ di Bologna Flusso di Sviluppo di circuiti digitali : FRONT END 'HILQL]LRQH$OJRULWPLFDOLQJXDJJLR&T DEF 'HVFUL]LRQH9+'/GHOFLUFXLWRT DDQGERUF 6LPXOD]LRQH)XQ]LRQDOH 6LQWHVL/RJLFD 6LPXOD]LRQH3RVW6LQWHVL D.E.I.S. Universita’ di Bologna Flusso di Sviluppo di circuiti digitali: BACK END )ORRUSODQQLQJ 3ODFH5RXWH 3DUDVLWLFH[WUDFWLRQEDFNDQQRWDWLRQ D.E.I.S. Universita’ di Bologna Dispositivi FPGA )3*$ )LHOG3URJUDPPDEOH*DWH$UUD\ 3URJUDPPDEOH/RJLF'HYLFH /D6LQWHVL/RJLFD HVHJXHXQ³PDSSLQJ´GHOODIXQ]LRQDOLWD¶GHVFULWWDGD 8QPRGHOOR9+'/%HKDYLRUDOR5HJLVWHU7UDQVIHU/HYHOLQXQPRGHOOR *DWHOHYHOEDVDWRVXLEORFFKLGLFDOFRORHOHPHQWDULRIIHUWLGDOOD)3*$ D.E.I.S. Universita’ di Bologna Sviluppo di circuiti digitalisu FPGA : FRONT END 'HILQL]LRQH$OJRULWPLFDOLQJXDJJLR&T DEF 'HVFUL]LRQH9+'/GHOFLUFXLWRT DDQGERUF 6LPXOD]LRQH)XQ]LRQDOH 6LQWHVL/RJLFD D.E.I.S. Universita’ di Bologna Sviluppo di circuiti digitali su FPGA: BACK END 3ODFH5RXWH 3RVWURXWHVLPXODWLRQ )3*$GHYLFH3URJUDPPLQJ D.E.I.S. Universita’ di Bologna R EGOL E di Scrittura di VHDL rivolto a sintesi logica &RGLFH 57/ULJRURVDVHSDUD]LRQHWUDORJLFD&RPELQDWRULD VLQWHWL]]DELOHHORJLFDVHTXHQ]LDOH 3URFHVVR6HTXHQ]LDOH 3URFHVVFONUHVHW %HJLQ LIUHVHW µ¶WKHQT µ¶ HOVHLIFON¶HYHQWDQGFON µ¶WKHQT G (QGSURFHVV D.E.I.S. Universita’ di Bologna R EGOL E di Scrittura di VHDL rivolto a sintesi logica 3URFHVVLFRPELQDWRUL7XWWL ,VHJQDOLXWLOL]]DWLFRPHLQJUHVVLGHYRQR DSSDULUHQHOOD VHQVLWLYLW\OLVW 9+'/(UUDWR 3URFHVVD %HJLQ & IDE 9+'/FRUUHWWR 3URFHVVD %HJLQ & IDE (QGSURFHVV (QGSURFHVV D.E.I.S. Universita’ di Bologna R EGOL E di Scrittura di VHDL rivolto a sintesi logica 6FHOWH FRQGL]LRQDWH0XOWLSOH[HUV,QRJQLFDVRLQFXL HVSOLFLWDPHQWHRLPSOLFLWDPHQWHO¶DVVHJQDPHQWRGLXQVHJQDOHH¶ FRQGL]LRQDWRDGXQVHOHWWRUHH¶QHFHVVDULRFRSULUHFRQYDORULOHJDOLGHO VHJQDOLG¶XVFLWDWXWWLLFDVLGHOODFRQGL]LRQHSRVVLELOL 9+'/(UUDWR LIVHO ³´WKHQ\ LQ HOVLIVHO ³´WKHQ\ LQ HQGLI 9+'/FRUUHWWR LIVHO ³´WKHQ\ LQ HOVLIVHO ³´WKHQ\ LQ HOVH\ &267$17( HQGLI D.E.I.S. Universita’ di Bologna R EGOL E di Scrittura di VHDL rivolto a sintesi logica 7LSLGL VHJQDOH H%XV:LGWK3(6$7(8QLQWHURH¶LQWHVRFRPH QXPHURDULWPHWLFRDELWLOFKHSXR¶SRUWDUHDULGRQGDQ]DQHOOD PDSSDWXUD KDUGZDUH(¶FRQYHQLHQWHXVDUHGDWDW\SHVGLQDWXUD³),6,&$´ VWGBORJLFBYHFWRUVLJQHGXQVLJQHG SHUDYHUHFRQWUROORGHOO¶KZ LQVWDQ]LDWR 9+'/QRQRWWLPL]]DWR 9+'/RWWLPL]]DWR VLJQDODEFLQWHJHU VLJQDODEFLQWHJHU5$1*(WR & DE >PHJOLR VWGBORJLFBYHFWRUGRZQWR@ & DE ELWDGGHUOF ELWDGGHUOF D.E.I.S. Universita’ di Bologna R EGOL E di Scrittura di VHDL rivolto a sintesi logica 8VR PRGHUDWRGL JHQHULF)258QORRSVRIWZDUHFRPSRUWDOD HVHFX]LRQHULSHWXWDGHOODVWHVVD5RXWLQH/DHODERUD]LRQHKDUGZDUHH¶ &RQFRUUHQWHTXLQGLXQFLFORFDXVDODLVWDQ]LD]LRQHULSHWXWDGLORJLFD 3RUWDQGRDGXQIRUWHXWLOL]]RGLULVRUVH 6LJQDOELQWHJHU 6LJQDODDUUD\RWRRILQWHJHU DGGHUDELW )RU,LQWRJHQHUDWH OF 4, D,E (QGJHQHUDWH D.E.I.S. Universita’ di Bologna R EGOL E di Scrittura di VHDL rivolto a sintesi logica 1RQH¶SRVVLELOHXWLOL]]DUHFRVWUXWWLSHUORVFKHGXOLQJGHOOD VLPXOD]LRQH,OFRQWUROOR³WHPSRUDOH´GHOODVLPXOD]LRQHH¶GHWHUPLQDWD GDOODDQDOLVLGHLULWDUGL7LPLQJDQDO\VLVHVWUDWWLGDOOD VLQWHVLGDO OD\RXWR GDO URXWLQJVX )3*$ D.E.I.S. Universita’ di Bologna R EGOL E di Scrittura di VHDL rivolto a sintesi logica 1RQH¶SRVVLELOHDYHUHGLYHUVLSURFHVVL FKHLQVLVWDQRVXOORVWHVVR VHJQDOH RDXWRDVVHJQDPHQWLGLVHJQDOHFLR¶SRUWHUHEEHDFRUWRFLUFXLWR HOHWWULFR D [ «« D \ &RQW FRQW D.E.I.S. Universita’ di Bologna R EGOL E di Scrittura di VHDL rivolto a sintesi logica 0DFFKLQHDVWDWLILQLWL 6LGHILQLVFH)60XQSURFHVVRQRQ FRPELQDWRULR LQFXLO¶XVFLWDGLSHQGHGDOODHYROX]LRQHWHPSRUDOH GHL VHJQDOLGLLQJUHVVR <L I[L[L« <L I[LVWDWHL 6WDWHL I[LVWDWHL D.E.I.S. Universita’ di Bologna R EGOL E di Scrittura di VHDL rivolto a sintesi logica 3URFHVVFON %HJLQ LIFON¶HYHQW DQG FON µ¶WKHQ FV QV (QGSURFHVV 3URFHVVLQSXWVFV %HJLQ FDVHVWDWHLV ZKHQFDVH !RXW LILQ WKHQ QV HOVH QV HQGLI « ZKHQRWKHUV ! «« D.E.I.S. Universita’ di Bologna D.E.I.S. Universita’ di Bologna