Segnalate imprecisioni o chiedete chiarimenti a: tutorcedla@gmail

Dimensionamento di circuiti FC-MOS
Esercitazione di Circuiti Elettronici Digitali LA
Dimensionamento di circuiti FCMOS
Esercizio 1
Si assuma la capacità di ingresso
dell’invertitore CINV=100fF:
1) Si realizzino le reti PU e PD in modo che
la funzione di uscita sia O = AC + A C + D B
O = AC + AC + DB . Sono disponibili gli
ingressi nelle due fasi
2) Si dimensioni le reti PU e PD in modo che
il ritardo di caso peggiore (90%) al nodo X
sia 2ns PDN
3) Si realizzi la funzione O usando un solo
stadio di logica CMOS.
4) Si dimensionino i transistori del gate di
cui al punto 3 in modo che il ritardo di caso
peggiore sia 2ns (per un carico capacitivo di
100fF)
Soluzione
Segnalate imprecisioni o chiedete chiarimenti a: [email protected]
Dimensionamento di circuiti FC-MOS
Esercitazione di Circuiti Elettronici Digitali LA
O = AC + A C + D B = X
X = AC + A C + D B = AC + A C + D B = ( AC ) ⋅ ( A C ) ⋅ ( D B) = ( A'+C )( A + C ' )( D + B' )
2.
Assumo che tutti i transistori della sottorete di Pull-Down siano dimensionati Sn=Wn/Lmin e
che tutti quelli della rete di Pull-Up siano dimensionati Sp=Wp/Lmin.
Il dimensionamento può essere fatto attraverso il metodo della resistenza equivalente oppure
attraverso il calcolo del transitorio o di salita o di discesa e le relazioni fra Sn ed Sp.
Metodo della resistenza equivalente
Per la sottorete di PD il massimo numero di transistori in serie è 3, mentre per la PUN il
numero massimo di transistori in serie è 2.
Per cui la Req=3 Rn. (dove Rn e’ la resistenza equivalente di un singolo transistore Nmos) per
la rete PD. Mentre Req=2 Rp per la PUN. (Rp è la resistenza equivalente di un singolo
transistore Pmos).
Possibili Pattern di Attivazione
ABCD
Stato
1110
1111
PDN Off
PDN On
1010
1110
PUN Off
PUN On
Il testo assegna t90%=2nsec. Dunque:
1
) = C INV ⋅ Req ⋅ ln 10
10
t 90%
2ns
2 ⋅ 10 −9
2 ⋅ 10 4
Req =
=
=
=
= 8,7 KΩ
C INV ⋅ ln 10 100 fF ⋅ 2,3 2,3 ⋅ 100 ⋅ 10 −15
2,3
t 90% = C INV ⋅ Req ⋅ (− ln 0,1) = C INV ⋅ Req ⋅ (− ln
Ho a PD Req =3Rn mentre a PU Req =2Rp
Nel compito ho Req,rif=Req(Vgs=|Vdd|,90%,S=1) ovvero è data al 90% dello
Swing Logico e con dimensionamento di riferimento S=W/L=1. Ed è pari a 5,39
KΩ per il transistor n-channel, mentre a 10.78 KΩ per il p-channel.
Sn =
Req ,rif
Sp =
Req ,rif
Rn
Rn
5,39 KΩ
5,39 KΩ
⋅1 =
⋅ 3 = 1,86 → 2
8,7
8,7
KΩ
3
10,78 KΩ
10,78 KΩ
=
⋅1 =
⋅ 2 = 2,48 → 3
8,7
8,7
KΩ
2
S rif =
S rif
II metodo. Uso il transitorio di carica e scarica dei mosfet.
Riconduco il mio circuito ad un invertitore equivalente di caso peggiore. Ho dai dati del
problema β’n=2β’p e soglie simmetriche. Poiché l’esercizio impone che tr = tf = t90% allora
ho che
2C INV
2C INV
⋅ Fp =
⋅ Fn
W
W
peq
neq
β p' ⋅
β n' ⋅
Lmin
Lmin
poiché siamo nelle condizioni in cui Fn=Fp=F allora si riduce a:
Segnalate imprecisioni o chiedete chiarimenti a: [email protected]
Dimensionamento di circuiti FC-MOS
β ' p S peq = β ' n S neq ⇒ S peq =
Esercitazione di Circuiti Elettronici Digitali LA
β 'n
S neq ⇒ S peq = 2 S neq
β'p
Dunque cerco Sneq e da cui ricavo Sn; Speq ed Sp. Calcolo F:
t 90%
2C INV F
2C INV F 2 ⋅ 100 ⋅ 10 −15 ⋅ 0,62
= '
⇒ S neq = '
=
≅ 0,62
β n ⋅ S neq
β n ⋅ t 90% ⋅ 100 ⋅ 10 −6 ⋅ 2 ⋅ 10 −9
3. O = AC + A C + D B
Non occorre elaborare ulteriormente la funzione… è già in una forma tale che mi permette di
disegnare PU e PD.
4.
Procedo a calcolare come al punto 2, con Req=2Rn per il PDN e Req=3Rp per il PUN e ottengo:
Segnalate imprecisioni o chiedete chiarimenti a: [email protected]
Dimensionamento di circuiti FC-MOS
Sn =
Req ,rif
Sp =
Req ,rif
Rn
Rn
Esercitazione di Circuiti Elettronici Digitali LA
5,39 KΩ
5,39 KΩ
⋅1 =
⋅ 2 = 1,24
8,7
8,7
KΩ
2
10,78 KΩ
10,78 KΩ
=
⋅1 =
⋅ 3 = 3,72
8,7
8,7
KΩ
3
S rif =
S rif
Segnalate imprecisioni o chiedete chiarimenti a: [email protected]
Dimensionamento di circuiti FC-MOS
Esercitazione di Circuiti Elettronici Digitali LA
Esercizio 2
Si assuma la capacità di ingresso
dell’invertitore CINV=200fF:
1) Si realizzino le reti PU e PD in modo che
la
funzione
di
uscita
sia
O = ABC '+C ⋅ ( A + D' ) . Sono disponibili gli
ingressi nelle due fasi.
2) Si dimensioni la rete PU in modo che il
ritardo di caso peggiore (90%) al nodo X
sia 1ns.
3) Si dimensioni la rete PD in modo che il
ritardo di caso peggiore (90%) al nodo X
sia 1ns.
4) Si minimizzino le dimensioni dei
transistori sui cammini non di caso
peggiore, avendo cura di mantenere
comunque il ritardo massimo pari a 1ns.
Soluzione
1.
O = ABC '+C ⋅ ( A + D' ) = X
X = ABC '+C ⋅ ( A + D' ) = ABC '+C ⋅ ( A + D' ) = ( ABC ' ) ⋅ (C ⋅ ( A + D' )) = ( A'+ B '+C ) ⋅ (C '+ A' D)
Segnalate imprecisioni o chiedete chiarimenti a: [email protected]
Dimensionamento di circuiti FC-MOS
2-3
Assumo che tutti i transistori della sottorete
di
Pull-Down
siano
dimensionati
Sn=Wn/Lmin e che tutti quelli della rete di
Pull-Up siano dimensionati Sp=Wp/Lmin.
Il dimensionamento può essere fatto
attraverso il metodo della resistenza
equivalente.
Sia per la sottorete di PD (qui in figura) che
per il PU il massimo numero di transistori in
serie è 3. Si noti però che se considero il
PD, il caso peggiore dovrebbe coinvolgere
l’attivazione degli ingressi A’ e D. Il segnale
A’ accende però due transistori. Uno nella
sottorete (1) ed uno nella sottorete (2). I
blocchi (1) e (2) sono fra loro in serie. In
entrambi entrano rispettivamente C e C’.
Dunque per una qualsiasi combinazione
degli ingressi, o è attivo il transistor pilotato
da C o è attivo quello pilotato da C’. Uno dei
Esercitazione di Circuiti Elettronici Digitali LA
due è comunque
ignorarlo.
acceso
non
posso
Per avere una serie di tre transistor, mi porto perciò dietro per forza un parallelo in una delle
due sottoreti a seconda di quali transistori vengono accesi. Le possibilità infatti sono due:
Nel valutare il caso peggiore devo mettere a confronto le resistenze equivalenti di a) e b) e
ulteriormente confrontare questi due casi con la serie di due transistor quando sono on
soltanto i transistor pilotati da B’ e C’, ovvero una serie di soli due transistori. In questo terzo
caso la resistenza equivalente di PD Req=2Rn. Nel caso a) la Req di PD è data dalla resistenza
equivalente del blocco (2) in serie alla resistenza equivalente del blocco (1) pilotata da A’. Si
trova Req=5/3 Rn (con Rn resistenza equivalente del singolo transistore nMos). Infine nel caso
b) la Req è data dal parallelo dei transistor al blocco (1) pilotati da A’ e C, in serie ai due mos
pilotati da A’ e D. Si trova Req=5/2Rn.
Quindi fra a), b) e il caso di due transistori in serie è quello con Req (di conseguenza il fattore
di forma è inferiore) maggiore cioè b, ovvero con Nmos equivalente più resistivo e più piccolo.
Per la rete di PU il caso peggiore è la serie di tre transistori con A’=B’=C=0
Possibili pattern di attivazione
Segnalate imprecisioni o chiedete chiarimenti a: [email protected]
Dimensionamento di circuiti FC-MOS
Esercitazione di Circuiti Elettronici Digitali LA
ABCD
Stato
1010
0011
PDN Off
PDN On
0101
1101
PUN Off
PUN On
Il testo assegna t90%=1nsec. Dunque:
t 90% = C INV ⋅ Req ⋅ ln 10
Req =
t 90%
1ns
1 ⋅ 10 −9
10 4
=
=
=
= 2,2 KΩ
C INV ⋅ ln 10 200 fF ⋅ 2,3 2,3 ⋅ 200 ⋅ 10 −15 2 ⋅ 2,3
Nel compito ho Req,rif=Req(Vgs=|Vdd|,90%,S=1) ovvero è data al 90% dello
Swing Logico e con dimensionamento di riferimento S=W/L=1. Ed è pari a 5,39
KΩ per il transistor n-channel, mentre a 10.78 KΩ per il p-channel.
Rp =
Sn =
Sp =
Req
≈ 733Ω Rn = 2
3
Req ,rif
Rn
Req ,rif
Rp
Req
5
≈ 880Ω
S rif =
5,39 KΩ
⋅ 1 = 6,125 → 7
880Ω
S rif =
10,78 KΩ
⋅ 1 = 14,7 → 15
733Ω
II metodo. Transitorio di salita e discesa.
Riconduco il mio circuito ad un invertitore equivalente di caso peggiore. I dati dicono β’n=2β’p
e soglie simmetriche. Poiché l’esercizio impone che tr = tf = t90% allora ho anche in questo
caso che
2C INV
2C INV
⋅ Fp =
⋅ Fn
W
W
β p' ⋅ peq
β n' ⋅ neq
Lmin
Lmin
poiché siamo nelle condizioni in cui Fn=Fp=F allora si riduce a:
β ' p S peq = β ' n S neq ⇒ S peq =
β 'n
S neq ⇒ S peq = 2 S neq
β'p
Dunque cerco Sneq e da cui ricavo Sn; Speq ed Sp. Calcolo F per comodità:
t90%
2C INV F
2C INV F 2 ⋅100 ⋅10 −15 ⋅ 0,62
= '
⇒ S neq = '
=
≅ 2,48
β n ⋅ S neq
β n ⋅ t 90% 100 ⋅10 −6 ⋅1 ⋅10 −9
Segnalate imprecisioni o chiedete chiarimenti a: [email protected]
Dimensionamento di circuiti FC-MOS
Esercitazione di Circuiti Elettronici Digitali LA
Questi calcoli risolvono i punti 2 e 3.
4.
Si tratta di rifare gli stessi conti del punto precedente con i percorsi non di caso peggiore. Ad
esempio a PD dimensiono la serie dei due transistori pilotati da B’ e C’.
A PU ho ancora una serie di due transistor che può essere sia quella dei transistor pilotati da C’
con quello da A’ o piuttosto C’ e D.
Osservazione: Per il PU la cosa a cui stare attenti è che per il ramo con due transistor in serie
devo comunque considerare il caso peggiore che è quello in cui uno solo dei due transistor in
parallelo pilotati da A’ e D è attivo.
Req è la stessa di prima, pari a 2,2 KΩ
R p = Rn =
Sn =
Req ,rif
Sp =
Req ,rif
Rn
Rp
Req
2
≈ 1,1KΩ
S rif =
5,39 KΩ
= 4,9 → 5
1,1KΩ
S rif =
10,78 KΩ
⋅ 1 = 9,8 → 10
1,1KΩ
Segnalate imprecisioni o chiedete chiarimenti a: [email protected]