Elementi parassiti - Dipartimento di Informatica

Elettronica dei Sistemi Digitali –
Elementi parassiti (continuazione);
Progetto delle porte logiche CMOS
Valentino Liberali
Dipartimento di Tecnologie dell’Informazione
Università di Milano, 26013 Crema
e-mail: [email protected]
http://www.dti.unimi.it/˜liberali
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Tempi di salita, di discesa e di ritardo
A causa delle resistenze e capacità parassite presenti in un
circuito, le transiszioni dei segnali digitali all’uscita di una
porta logica non sono mai istantanee.
v
V
DD
0.9 V
DD
0.5 V
t
d
DD
t
0.1 V
DD
0
r
t
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1
Tempi di salita e di discesa (1/2)
v
V
DD
0.9 V
DD
t
0.5 V
d
DD
t
0.1 V
DD
0
r
t
Per una transizione logica da 0 a 1, il tempo di salita (“rise
time” ) tr è il tempo in cui l’uscita passa dal 10 % al 90 % del
valore finale (cioè da 0.1VDD a 0.9VDD ).
Analogamente, per una transizione logica da 1 a 0, il tempo
di discesa (“fall time” ) tf è il tempo in cui l’uscita passa da
0.9VDD a 0.1VDD .
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Tempi di salita e di discesa (2/2)
In logica “fully CMOS”, i tempi di discesa e salita di una
porta logica sono:
tf = k
Cload
βpull−down (VDD −VSS −Vth,n )
tr = k
Cload
βpull−up (VDD −VSS +Vth,p )
dove k ≈ 3, mentre βpull−down e βpull−up dipendono dalle
dimensioni del singolo transistore (Wn /Ln e Wp /Lp ) e dal
numero di elementi in serie o in parallelo nel pull-down e
nel pull-up.
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Tempo di ritardo (1/2)
v
V
DD
0.9 V
DD
t
0.5 V
d
DD
t
0.1 V
DD
r
0
t
Il tempo di ritardo (“delay time” ) td è il tempo che intercorre
tra l’attraversamento a 0.5VDD dell’ingresso (in nero) e
quello dell’uscita (in rosso).
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Tempo di ritardo (2/2)
A rigore, si dovrebbero definire il tempo di ritardo in salita tdr
e il tempo di ritardo in discesa tdf :
tdr ≈
tr
2
e
tdf ≈
tf
2
Il tempo di ritardo medio è:
td,ave =
tdr + tdf
2
Se per una porta logica viene specificato un solo tempo di
ritardo, si deve intendere come il peggiore tra tdr e tdf :
td = max(tdr ,tdf )
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Induttanza parassita
Interconnessione sopra ad un piano di massa
w
t
d
ground plane
Induttanza parassita (se w ≫ d, e t è trascurabile):
L = l µ 0 µr
d
w
l = lunghezza; µ0 = 0.4 · π nH/mm; µr ≈ 1 per i materiali più
comuni.
Aumentare w o diminuire d per ridurre l’induttanza
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Dimensionamento e prestazioni
Nel progetto di una porta logica CMOS si deve tener conto
di:
capacità totale da pilotare Cload
tempo di ritardo td
consumo medio di potenza
corrente di picco
area totale della cella
...
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Cause di malfunzionamento
I malfunzionamenti in una porta logica CMOS possono
essere dovuti a:
errori di progettazione:
collegamenti inadeguati verso le alimentazioni VDD
e VSS
errato dimensionamento dei transistori
errori nelle interconnessioni
errori nel processo di fabbricazione (tutti i circuiti
integrati sulla stessa fetta di silicio non funzionano)
difetti di fabbricazione (alcuni circuiti sono difettosi a
causa di “imperfezioni” locali)
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Dimensionamento (1/4)
La capacità di carico totale è:
Cload = Cdrain +Cwire +Cgate
cioè la somma delle capacità dell’uscita della porta stessa,
delle interconnessioni e dei gate da pilotare (fan-out).
Osservazione: nel momento in cui si progetta la singola
porta logica, la capacità delle interconnessioni Cwire NON è
nota e quindi deve essere stimata.
A progetto concluso, occorre verificare che le capacità delle
interconnessioni non siano state sottostimate!
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Dimensionamento (2/4)
βpull−down = k
Cload
tf (VDD −VSS −Vth,n )
Questo è il minimo valore del parametro di conduttanza e
deve tener conto della configurazione peggiore degli
ingressi per cui il pull-down è acceso.
In modo analogo, si ricava βpull−up .
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Dimensionamento (3/4)
Esempio: in una porta NOR, βpull−down = 2βn se a = b = 1;
mentre βpull−down = βn se solo uno dei due ingressi è = 1 (e
questo è il caso peggiore).
Invece, βpull−up = βp /2 (è l’unico caso da considerare per il
pull-up).
Quindi, per la porta NOR:
βn = k
Cload
tf (VDD −VSS −Vth,n )
βp = 2k
Cload
tr (VDD −VSS +Vth,p )
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Dimensionamento (4/4)
Le dimensioni dei transistori sono:
Wn βn tox
=
Ln
µn εox
Wp βp tox
=
Lp
µp εox
Nei circuiti digitali si usa sempre Ln = Lp = Lmin per ridurre
l’area.
Inoltre, poiché µµnp ≈ 2.5 ÷ 3, per avere un inverter simmetrico
il transistore PMOS deve essere più grande di quello
NMOS:
Wp ≈ (2.5 ÷ 3)Wn
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Layout dell’inverter (1/3)
PULLUP
VDD
MP
vIN
PULLDOWN
vOUT
MN
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Layout dell’inverter (2/3)
PULLUP
VDD
MP
vIN
PULLDOWN
vOUT
MN
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Layout dell’inverter (3/3)
Inverter di dimensioni multiple
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