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Memory TREE
Luigi Zeni DII-SUN Fondamenti di Elettronica 2
Mercato delle memorie non-volatili
Luigi Zeni DII-SUN Fondamenti di Elettronica 2
Organizzazione della memoria
2
Row
Address
1
2
M
M
rows
1
Bitline
Cell
Array
Row
One Storage
Cell
D
e
c
o
d
e
r
Wordline
Row
Decoder
M
2
1
2
Sense
Amplifiers
2 N columns
Data
In
Column
Decoder
Column
Address 1
N
Data
Out
2
N
Read/write
Circuit
Le memorie hanno una struttura a matrice di celle indirizzabili mediante
reti di decodifica per gli indirizzi di riga e di colonna
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Latch come elemento di memoria
v
I
0
1
1
2
vo
v
0
I
1
0
(a)
(b)
1
2
0
1
vo
Si utilizza per realizzare memorie RAM statiche, cioè memorie che
conservano l’informazione finchè è presente la tensione di alimentazione
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Punti di lavoro del latch
6
vo
Stabile
V OH
vo = v I
4
Instabile
2
Stabile
V
OL
0
0
2
4
6
v
I
I due punti di lavoro stabili rappresentano “0” e “1”
Il punto di lavoro instabile è utilizzato per gli amplificatori di lettura
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Cella di memoria RAM con latch
Wordline
MA1
MA2
D1 = D
BL
__
D2= D
__
BL
MA1 e MA2 sono detti transistori di accesso
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RAM statica NMOS a 6 transistori (6-T)
VDD
Wordline
D
1
M A1
BL
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D2
M A2
___
BL
RAM statica CMOS a 6 transistori
VDD
Wordline
D1
MA1
BL
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D2
MA2
___
BL
Lettura di uno “0” nella cella 6-T
1.5 V
WL
+3 V
M P1
CB L
M A1
WL
1.5 V
M P2
0 V
3 V
D1
D2
M N1
MN 2
CB L
M A2
A m plificatore
di lettu ra
BL
Precarica
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__
BL
Lettura di uno “0” nella cella 6-T
+1.5 V
+1.5 V
+3 V
M P1
off
Transitorio
MP2
1
+3 V
+3 V
WL
G
D
MA1
Notare la posizione di Drain e
Source dei transistori di accesso
G
S
D
1
D2
0V
3V
D
MA2
S
i2
MN1
MN2
off
BL
__
BL
0V
+3 V
M P1
Fine lettura
M A1
CBL
BL
+3 V
MP2
0V
3V
D1
D2
MN1
Luigi Zeni DII-SUN Fondamenti di Elettronica 2
+3 V
+3 V
MA2
CBL
MN2
__
BL
Lettura di uno “0” nella cella 6-T
3.0V
D
V
2
Wordline
__
BL
2.0V
Precarica
1.0V
D1
BL
0V
0s
5ns
10ns
t
15ns
20ns
25ns
Evoluzione delle tensioni
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Tempo di lettura circa 20ns
Lettura di un “1” nella cella 6-T
1 .5 V
+3 V
+3 V
M P1
M P2
G
S
3 V
D1
M A1
CB L
G
D
i1
1 .5 V
+3 V
M N1
BL
0 V
S
D
D2
M N2
i2
M A2
C BL
__
BL
Notare la posizione di Drain e Source dei transistori di accesso
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Scrittura di uno “0” nella cella 6-T contenente “0”
0 V
WL
+3 V
M P1
0 V
D1
i1
C
M A1
BL
M N1
BL
+3 V
WL
M P2
3 V
D2
M N2
i2
M A2
C BL
__
BL
•Le bitline vengono precaricate al valore da scrivere
•L’accensione dei transistori di accesso non produce alcun effetto
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Scrittura di uno “0” nella cella 6-T contenente “1”
0 V
+3 V
+3 V
M P1
3 V
D1
i1
M A1
CBL
M N1
BL
+3 V
+3 V
M P2
0 V
D2
M N2
i2
M A2
CBL
__
BL
•Le bitline vengono precaricate al valore da scrivere
•L’accensione dei transistori di accesso produce l’abbassamento
della tensione su D1 e l’innalzamento della tensione su D2 fino
a forzare il latch a cambiare stato
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Scrittura di uno “0” nella cella 6-T contenente “1”
4 .0 V
V
D
2 .0 V
2
WL
D
1
0V
0s
5ns
t
10ns
15ns
Evoluzione delle tensioni
Tempo di scrittura circa 10ns
La scrittura è più veloce della lettura perché le tensioni sulle bitline, che presentano
una elevata capacità, non devono cambiare durante l’operazione
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Cella di memoria dinamica a un solo transistore (1-T DRAM)
Bitline
Wordline
MA
C
BL
CC
•L’informazione è immagazzinata nel condensatore CC
•A causa delle inevitabili perdite di carica l’informazione
deve essere ripristinata continuamente (cicli di refresh)
•Alta densità di integrazione
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Scrittura nella cella 1-T
G
+3V
MA
S
0V
i
VC
D
i
C
Scrittura di uno “0”
C
CC
VC = 0
BL
MA
+3 V
D
i
C
G
+3 V
VC
S
i
C
CC
BL
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Scrittura di un “1”
VC = VBL - VTN
Lettura nella cella 1-T
Le operazioni sono:
•Precarica della bitline a VDD o VDD/2
•Attivazione dell’amplificatore di lettura
•Abilitazione del transistore di accesso (wordline)
•Dopo l’abilitazione del transistore di accesso avviene la
ridistribuzione della carica tra le due capacità CC e CBL (CC << CBL )
•La carica totale resta costante durante la lettura
•Dopo la lettura l’informazione viene perduta e va ripristinata
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Lettura nella cella 1-T
R on
M
A
+
V BL
+
+
C BL
CC
-
VC
-
VF
C
-
(a)
b
Q finale = (C BL + C C )VF
BL
VF
-
CC
VF
-
(b)
VF =
Q iniziale = C BL VBL + C C VC
+
+
⇒
C BL VBL + C C VC
C BL + C C
∆V = VF − VBL =
CC
(VC − VBL ) = VCC − VBL
C BL + C C
BL
+1
CC
•L’amplificatore di lettura “sente” il segno di ∆V e rende disponibile
sulla bitline il valore logico contenuto nella cella
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Realizzazione degli amplificatori di lettura
BL
BL
Wordline
D1 Cella di memoria D2
M A1
M A2
Amplificatore di lettura
M
PC
Precarica
•Abilitando il transistore di precarica si forzano entrambi gli invertitori
a lavorare con la tensione di ingresso uguale a quella di uscita
•A seconda del valore di KR si ottengono sulle bitline valori di tensione
intermedi fra 0 e VDD forzando il latch nel punto di lavoro instabile
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Dinamica della lettura da una cella 1-T
BL
BL
Wordline
Dopo lo spegnimento di MPC la tensione
viene mantenuta dalla capacità delle bitline
fino all’inizio del processo di ridistribuzione
della carica
M AC
CC
C
CBL
BL
Amplificatore di lettura
4 .0 V
M PC
P re c a ric a
Precarica
V
W o rd lin e
BL
T ra s fe rim e n to d i c a ric a
le n to
2 .0 V
T e n s io n e s u C C
BL
0V
0s
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5ns
10ns
t
15ns
20ns
25ns
Decodificatore di indirizzo in logica DOMINO CMOS
A
2
Clock
A
1
A
0
Clock
+
Row
7
+
+
+
+
+
+
+
6
5
4
3
2
1
0
NMOS Transistor
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Struttura di una memoria ROM in logica NMOS
V
W
0
Parola
Dato
W0
W1
W2
W3
0010
1000
0110
0110
W
1
W2
W
3
Luigi Zeni DII-SUN Fondamenti di Elettronica 2
B
3
B
2
B
1
B0
DD
Struttura di una memoria ROM in logica DOMINO CMOS
Clock
W
0
W
1
W
2
W
3
W
4
W
Clock
V
5
DD
B0
V
V
V
DD
B1
DD
B2
DD
B
V
3
DD
B
4
V
DD
B
5
V
DD
B
V
6
DD
B7
NMOS Transistor
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FLIP-FLOP RS con porte NOR in tecnologia CMOS
R
Q
Q
S
Tabella di verità
R
S
Q
Q
0
0
Q
Q
0
1
1
0
1
0
0
1
1
1
0
0
Luigi Zeni DII-SUN Fondamenti di Elettronica 2
FLIP-FLOP RS con porte NOR in tecnologia CMOS
VDD
VDD
VDD
Q
_
Q
R
S
Implementazione circuitale
Luigi Zeni DII-SUN Fondamenti di Elettronica 2
FLIP-FLOP D
D
C
Q
1
Q
C
C
2
C
Clock alto
la porta 1 conduce e la porta 2 è interdetta: il dato viene trasferito
Clock basso
la porta 1 è interdetta e la porta 2 conduce: il dato viene memorizzato
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Struttura di una cella FLASH
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