Le porte logiche CMOS - Dipartimento di Informatica

Elettronica dei Sistemi Digitali –
Le porte logiche CMOS
Valentino Liberali
Dipartimento di Tecnologie dell’Informazione
Università di Milano, 26013 Crema
e-mail: [email protected]
http://www.dti.unimi.it/˜liberali
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 1
Tecnologia di fabbricazione CMOS
bulk
source
(S)
n
gate
(G)
drain
(D)
drain
(D)
n
p
gate
(G)
source
(S)
well
p
n
p
Si parte da silicio debolmente drogato p, in cui si realizza
una zona drogata n (“n-well”).
All’interno della well (di tipo n) si costruiscono i transistori
PMOS; mentre i transistori NMOS vengono costruiti sul
substrato p.
DUE polarizzazioni: substrato p collegato alla tensione più
bassa; n-well collegata alla tensione più alta.
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 2
1
Inverter CMOS
VDD
MP
+
vOUT
vIN
MN
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 3
Funzionamento dell’inverter CMOS (1/4)
VDD
MP
+
vOUT
vIN
MN
MN e MP sono in serie, perché sono attraversati dalla
stessa corrente ID .
La potenza statica dissipata è: P = VDD · ID .
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 4
2
Funzionamento dell’inverter CMOS (2/4)
VDD
MP
+
vOUT
vIN
MN
•vIN bassa (vIN < Vth,n ): MN spento; MP acceso (in triodo,
perché ID = 0). Quindi MP ha vDS = 0, e vOUT = VDD .
•vIN alta (vIN > VDD +Vth,p ): MP spento; MN acceso (in
triodo, perché ID = 0). Quindi MN ha vDS = 0, e vOUT = 0.
Potenza dissipata (statica): P = VDD · ID = 0. È il principale
vantaggio dei circuiti integrati CMOS: permette di avere il
funzionamento in “stand-by” per i dispositivi alimentati a
batteria.
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 5
Funzionamento dell’inverter CMOS (3/4)
VDD
MP
+
vOUT
vIN
MN
• Quando vIN assume valori intermedi
(Vth,n < vIN < VDD +Vth,p ), MN e MP sono entrambi accesi e
ID 6= 0).
Anche in questo caso ID (MN) = ID (MP).
Potenza dissipata (statica): P = VDD · ID > 0.
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3
Funzionamento dell’inverter CMOS (4/4)
• MN in triodo e MP in regione attiva:
2
Kn 2(vIN −Vth,n ) · vOUT − v2OUT = K p vIN −VDD −Vth,p
• MN e MP in regione attiva:
Kn vIN −Vth,n
2
= K p vIN −VDD −Vth,p
2
• MN in regione attiva e MP in triodo:
Kn vIN −Vth,n
2
=
= K p 2(vIN −VDD −Vth,p ) · (vOUT −VDD ) − (vOUT −VDD )2
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 7
Caratteristica statica (ideale)
vOUT
VDD
Vth,n
VDD +Vth,p VDD
vIN
Caratteristica statica ingresso-uscita (ascisse: tensione di
ingresso vIN ; ordinata: tensione di uscita vOUT )
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 8
4
Caratteristica V − I del MOS (reale)
Tenendo conto dell’effetto della modulazione della
lunghezza di canale, in saturazione la corrente di drain non
è costante:
iD =
β
(vGS −Vth )2 · (1 + λ vDS )
2
iD
vDS
-1/λ
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 9
Caratteristica e corrente di crow-bar
vOUT
iD
VDD
Vth,n
VDD +Vth,p VDD
vIN
La caratteristica statica ingresso-uscita reale dell’inverter
CMOS non ha mai pendenza verticale.
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 10
5
Livelli logici dell’inverter (1/4)
I punti in cui la caratteristica statica ingresso-uscita ha
pendenza −1 determinano i livelli logici di ingresso e di
uscita.
vout
za
en
nd -1
=
VOH
pe
VDD
za
en
nd -1
pe =
VOL
VIL
VDD/2 VIH
VDD
vin
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 11
Livelli logici dell’inverter (2/4)
vout
za
en
nd -1
=
VOH
pe
VDD
pe
za
en
nd -1
=
VOL
VIL
VDD/2 VIH
VDD
vin
Se il segnale di ingresso è minore di VIL , viene interpretato
come uno “0” logico; se è maggiore di VIH , viene
interpretato come un “1” logico.
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 12
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Livelli logici dell’inverter (3/4)
vout
za
en
nd -1
=
VOH
pe
VDD
za
en
nd -1
=
pe
VOL
VIL
VDD/2 VIH
VDD
vin
Se il segnale di ingresso è compreso tra VIL e VIH , il valore
logico dell’ingresso non è ben determinato (potrebbe
essere interpretato come “0” o come “1”, in modo
dipendente dai parametri dei componenti, dalla
temperatura, dalle fluttuazioni della tensione di
alimentazione, . . . ).
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Livelli logici dell’inverter (4/4)
vout
za
en
nd -1
=
VOH
pe
VDD
pe
za
en
nd -1
=
VOL
VIL
VDD/2 VIH
VDD
vin
Le tensioni VOL e VOH sono i valori estremi che l’uscita può
assumere quando l’ingresso ha un valore logico ben
determinato (“0” o “1”). Per poter collegare le porte logiche
in cascata, deve essere VOL < VIL e VOH > VIH affinché le
uscite di una porta logica vengano sicuramente interpretate
nel modo corretto dalla porta successiva.
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Margini di rumore
vout
pe
za
en
nd -1
=
VDD
VOH
za
en
nd -1
=
pe
VOL
VIL
VDD/2 VIH
VDD
vin
I margini di rumore (NM: Noise Margin) sono:
NMH = VOH −VIH
NML = VIL −VOL
In pratica, qualunque disturbo di ampiezza inferiore al
margine di rumore non può far cambiare il significato del bit.
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Modello semplificato dei transistori MOS
=
NMOS
=
Rn
PMOS
Rp
MOS a canale n: spento per tensione di gate bassa (“0”);
acceso per tensione di gate alta (“1”).
MOS a canale p: spento per tensione di gate alta (“1”);
acceso per tensione di gate bassa (“0”).
Le resistenze Rn e R p tengono conto della resistenza del
canale quando i transistori MOS sono accesi.
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 16
8
Pull-up e pull-down (1/2)
VDD
PULLUP
MP
vIN
PULLDOWN
vOUT
MN
PULL-UP: la parte che pilota l’uscita al livello logico
alto (“1”); è costituita da transistori PMOS
PULL-DOWN: la parte che pilota l’uscita al livello
logico basso (“0”); è costituita da transistori NMOS
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 17
Pull-up e pull-down (2/2)
VDD
PULLUP
MP
vIN
PULLDOWN
vOUT
MN
Solamente uno dei due tra pull-up e pull-down è attivo
−→ le porte logiche CMOS hanno BASSA DISSIPAZIONE
DI POTENZA STATICA
Elettronica dei Sistemi Digitali – Le porte logiche CMOS – p. 18
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NAND a due ingressi
VDD
A
Y
B
A
B
PULL-UP
Y
A
B
0
1
0
1
1
1
1
0
B
PULL-DOWN
A
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NOR a due ingressi
VDD
A
Y
B
B
PULL-UP
A
A
B
0
1
0
1
1
0
0
0
Y
A
B
PULL-DOWN
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10
q
Dualità delle porte logiche CMOS (1/2)
v PMOS con NMOS
v
VDD
VDD
A
B
B
Y
A
B
Y
A
A
B
Le porte NAND e NOR sono duali: esse si ottengono l’una
dall’altra scambiando:
PMOS ←→ NMOS
VDD ←→ VSS
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Dualità delle porte logiche CMOS (2/2)
VDD
A
B
Y
PULL-UP: due transistori
PMOS in parallelo verso VDD
PULL-DOWN: due transistori
NMOS in serie verso VSS
B
A
Dal pull-up si ottiene il pull-down scambiando:
PMOS
VDD
serie
parallelo
←→
←→
←→
←→
NMOS
VSS
parallelo
serie
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