03_Circuiti combinatori dinamici

Università degli Studi del Sannio
Facoltà di Ingegneria
- valori logici si basano sull'immagazzinamento temporaneo della
carica sulle capacità di nodi ad alta impedenza del circuito
- porte logiche più semplici e veloci di quelle di tipo statico
- progetto e funzionamento più complesso di quelle di tipo statico
(maggiore sensibilità al rumore)
Struttura di un circuito dinamico
Rete fn
Rete fp
V DD
Mp
f
V DD
Out
CL
In1
In 2
In 3
PDN
f
Me
f
In1
In2
In3
Me
PUN
Out
f
Mp
CL
- Operazione in 2 fasi: precarica e valutazione
Giovanni Vito Persiano
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Esempio: porta logica AB+C
V DD
Mp
f
Out
- porta ad N ingressi è N+2 dispositivi
- circuiti non a rapporto (ratioless)
A
C
- consumo di potenza statica nullo (PS=0)
- ridotto margine di rumore NML (VIL=VIH=VT)
B
- ritardo di propagazione tpLH=0
- utilizzo del segnale di clock f
f
Me
Transitorio di una porta NAND a 4 ingressi
6
f
Vout
4
Precarica
Vout (V)
Valutazione
2
0
Giovanni Vito Persiano
0
2
t (nsec)
4
6
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possibile malfunzionamento del circuito per perdita di carica
sulle capacità dovuta a
- correnti di perdita (charge leakage)
- ripartizione della carica (charge sharing)
- sovratensione per rapide variazioni del clock (clock feedthrough)
Effetto del charge leakage
(1) =perdita attraverso la giunzione inversa drain-substrato
(2) =perdita per azione della corrente sottosoglia
V DD
f
Mp
f
Out
CL
A
t
V
f
out
precarica
valutazione
Me
t
: minima frequenza di clock = 1 kHz
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Effetto del charge sharing
VDD
f
Mp
A
caso 1): |DVout|<VTn
Out
Mb
f
Me
da cui
CL
Ma
X
B=0
CL VDD = CL Vout (t) + Ca [VDD- VTn ( VX )]
DVout = Vout (t) - VDD=-
Ca [
VDD- VTn ( VX )]
CL
Ca
caso 2): |DVout|>VTn
Cb
DVout = -
Ca
V
Ca+CL DD
aggiunta di un MOS per rendere il circuito pseudo-statico
Precarica di nodi interni
Bleeder statico
VDD
VDD
Mp
f
Mbl
Out
f
Out
A
Ma
A
Ma
B
Mb
B
Mb
f
Me
f
Me
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M bl
Mp
f
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Effetto del clock feedthrough
VDD
- possibile polarizzazione diretta del diodo
f
Mp
Out
5V
CL
A
Ma
f
X
Mb
B
f
sovratensione
Ca
Vout
Cb
Me
Tensione (V)
feedthrough
uscita senza ridistribuzione
della carica (Ma OFF)
6
4
f
nodo interno di PDN
2
0
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uscita con ridistribuzione
della carica (Ma ON)
Vout
0
1
t (nsec)
2
3
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malfunzionamento in reti dello stesso tipo (fn, fp) in cascata
cascata di 2 reti fn
VDD
f
VDD
f
Mp
Mp
Out2
Out1
f
In
Out1
In
f
V
Me
f
Me
VTn
DV
Out2
t
In=0à 1 è Out1=1 à 0 è Out2=1 à 1
In una rete fn (fp), durante la fase di valutazione, gli ingressi
possono effettuare solo una singola transizione 0 à 1 (1 à 0)
logica DOMINO o np-CMOS
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V DD
VDD
V DD
Invertitore I
f
Mp
Out1
f
Mp
Mr
Out2
In1
In2
PDN
In3
f
Me
In4
PDN
f
Invertitore statico con
rispristinatore di livello
Me
- durante la precarica, tutte le uscite sono portate a 0
- durante la valutazione, il valore di Out1 si propaga nella catena (domino)
- implementazione solamente di logica non invertente
- logica idonea per strutture complesse, ad elevato fan out (ALU, ecc.)
- logica molto rapida: solo transizioni 1 à 0 all'ingresso dell'invertitore I,
che sono velocizzate se VM à VDD (aumento delle dimensioni di PMOS)
- aggiunta di Mr per eliminare problemi di leakage e charge sharing
- ottimizzazione dell'invertitore I per definire il fan-out
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VDD
Mp
f
In1
In2
In3
PDN
f
VDD
f
Out1
PUN
In4
Me
Me
Out2
f
Mp
- durante la precarica, l'uscita di PDN (PUN) è portata a 1 (0)
- durante la valutazione, il valore di Out1 e In4 stabiliscono il valore di Out2
- è possibile la configurazione complementare (pn-CMOS)
- rete fp più lenta di rete fn (diversa mobilità)
- logica molto densa e veloce: confrontata con la logica DOMINO,
l'area occupata è circa il 20% in meno (no invertitore e minore CL )
- doppio clock (f e f) per sincronizzare precarica e valutazione nei 2 blocchi
- blocco base per circuiti dinamici sequenziali (NORA)
Giovanni Vito Persiano
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costante aumento in densità, complessità e dimensioni di circuiti
e sistemi digitali, espansione delle applicazioni portatili
: necessità di analizzare e ridurre il consumo di potenza per evitare
l'impiego di costosi sistemi di raffreddamento ed aumentare la
durata delle batterie
Potenza (W)
dissipazione di potenza nei microprocessori
2
Area chip * Frequenza di clock (cm *MHz)
I principali fenomeni di dissipazione di potenza sono dovuti a:
- perdite in commutazione (switching activity)
- effetti del tempo finito di propagazione attraverso le porte logiche (glitching)
- connessione diretta tra VDD e massa in commutazione (corrente di corto circuito)
- correnti di perdita nelle giunzioni inverse della struttura (leakage)
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Circuiti statici
VDD
MP
In
Out
CL
MN
Energia/transizione
2
E D = C L VDD
Potenza PD = ED *frequenza f
2
PD = fC L VDD
PD = ED * velocità di commutazione
2
2
PD = f0®1C L VDD
= P0®1fC L VDD
f0®1 = frequenza dell'evento 0 à 1
P0®1 = probabilità dell'evento 0 à 1
La dissipazione di potenza è legata alla probabilità di commutazione dell' uscita.
Alternativamente, si può definire
2
PD = fC EFF VDD
con
CEFF = capacità effettiva = C L P0 ® 1
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Circuiti dinamici
- La potenza è dissipata solo in precarica, quando è necessario ripristinare
in uscita il valore iniziale (probabilità del valore del segnale)
- Contrariamente che nei circuiti statici, la potenza può dissiparsi anche se
gli ingressi sono gli stessi del ciclo precedente
- In una rete fn (fp) la potenza è dissipata solo se l'uscita è 0 (1)
- La probabilità del valore del segnale (circuiti dinamici) è sempre maggiore
della probabilità di transizione (circuiti statici)
Rete fn
Rete fp
V DD
V DD
Mp
f
f
Out
CL
In1
In 2
In 3
PDN
f
Me
C EFF = P (Out = 0)× C L
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In1
In2
In3
Me
PUN
Out
f
Mp
CL
C EFF = P (Out = 1)× C L
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- Transizioni spurie in nodi di una catena statica dovute a tp=0
cascata di 2 porte statiche NOR
A
X
B
Z
C
a) contemporaneità del segnali in A, B, C
b) ogni blocco ha il medesimo ritardo pari a tp*
ABC
101
000
X
Z
tp*
glitching
il glitching non può manifestarsi nei circuiti dinamici
poiché è possibile al più 1 transizione per ciclo
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catena di porte statiche NAND
Out1
1
Out2
Out3
Out4
Out5
6.0
Out4
Out2
4.0
Out6
Out8
2.0
Out5
Out3
0.0
Out7
Out1
0
1
t (nsec)
2
3
come ridurre il verificarsi del glitching ?
riprogettare il circuito per sincronizzare gli ingressi di ogni porta
0
F1
0
1
F2
0
0
2
F3
0
0
rete sensibile al glitching
Giovanni Vito Persiano
0
0
F'1
1
F'3
F'2
1
progetto non affetto da glitching
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- Percorso conduttivo tra VDD e massa nella commutazione di CMOS statico
VDD
0.15
In
Out
IVDD(mA)
MP
0.10
0.05
CL
MP on, MN on
MN
0.0
1.0
2.0
3.0
4.0
5.0
VIN(V)
Effetto della capacità CL sulla corrente di corto circuito
Grandi valori di di CL
Piccoli valori di CL
VDD
VDD
ISC @ IMAX
ISC @ 0
Vin
Vout
CL
Vin
Vout
CL
VinàVDD è ISC=IDP(VOUT@VDD) @ 0
VinàVDD è ISC=IDP(VOUT@0) @ IMAX
Vinà 0 è ISC=IDN(VOUT@0) @ 0
Vinà 0 è ISC=IDN(VOUT@VDD) @ IMAX
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un valore di CL troppo grande (cioè, tempi di carica e scarica
elevati) rallenta il circuito e può dar luogo a correnti di corto
circuito nelle porte di fan-out
scelta del tempo di carica/scarica (ossia di salita/discesa in
uscita), tout pari al tempo di salita/discesa in ingresso, tin
r=tin/tout
DE / E
8
7
6
5
4
3
2
1
0
VDD = 5 V
basse CL
W/L|P = 7.2mm/1.2mm
W/L|N = 2.4mm/1.2mm
alte CL
VDD = 3.3 V
0
1
2
3
4
5
r
- DE/ E =0 per VDD< VT +|VT |
N
P
- per r=1, VDD=5V è DE/E<10%
Giovanni Vito Persiano
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VD
D
Out
Perdite attraverso
la giunzione di drain
Correnti sottosoglia
- Componente dominante dovuta alle correnti sottosoglia
Effetto della corrente sottosoglia sulle caratteristiche dei MOS
ID
VT=0.2V
VT=0.6V
VGS
- Limite inferiore di VT per evitare il leakage
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Riduzione dell'alimentazione VDD
2
1.5
PD t =E t =C L * VDD
PD t (normalizzato)
1.00
0.70
0.50
0.30
0.20
0.15
(CL) * (2)
=
2
Et(VDD=5)
(CL) * (5)
0.1
oscillatore ad anello a 51 stadi
0.07
2
Et(VDD=2)
dipendenza quadratica
0.05
addizionatore a 8-bit
0.03
1
2
Et(VDD=2)=0.16 Et(VDD =5)
5
VDD (V)
2
- Forte dipendenza dalla tensione (Et è proporzionale a VDD )
- Et pressocché indipendente da stile e funzione logiche
Ritardo t (normalizzato)
- Prodotto ritardo-consumo si riduce al decrescere di VDD
7.50
7.00
6.50
6.00
5.50
5.00
4.50
4.00
3.50
3.00
2.50
2.00
1.50
1.00
moltiplicatore
tecnologia a 2.0 m m
C L * VDD
I
t=
generatore di clock
I~ (VDD - VT )2
oscillatore ad anello
DSP chip
t (VDD=2)
adder
adder (SPICE)
2.00
4.00
6.00
t (VDD=5)
2
=
(2) * (5 - 0.7)
2
(5) * (2 - 0.7)
@ 4
VD D(V)
- t pressocché indipendente da stile e funzione logiche
Giovanni Vito Persiano
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Riduzione della tensione di soglia VT (e di VDD)
t
ID
2VT
VDD
VT=0.V VT=0.2V
VGS
- Si riducono le perdite nel transitorio, ma aumentano le perdite di leakage
- Nei circuiti statici si riducono NMH e NML ma, mediante la VDD , anche PD
- Nei circuiti dinamici aumenta la minima frequenza di funzionamento
- Una comune regola di progetto è data dall'avere PLeakage=PDinamico
Riduzione della capacità complessiva CTOT
architettura del bus di tipo globale
Giovanni Vito Persiano
architettura del bus di tipo locale
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Dimensionamento W/L dei dispositivi
(a parità di prestazioni)
Piccole capacità
Maggiori VDD
Piccoli W/L
Grandi W/L
Minori VDD
Grandi capacità
- Dispositivi con grandi W/L sono convenienti solo se le capacità di interconessione dominano
- Dispositivi con piccoli W/L sono preferibili per applicazioni a basso consumo
Iµ
W
C
L INT
CINT=capacità MOS a dimensione minima (W/L=1)
CL=CEXT+(W/L) CINT
a=
C EXT
C INT
Progetto per alte prestazioni:
W
>> a
L
Progetto per consumo minimo:
W
= 2a
L
(se a ³ 0.5 )
W
=1
L
(se a < 0.5 )
Energia dissipata (normalizzata)
10
7
a=0
5
4
a = 0.5
3
2
1.5
a=1
1.0
a = 1.5
0.7
a=2
0.5
Giovanni Vito Persiano
1
3
10
W/L
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