esercitazione con LCD

Esempi di
architetture di
ADC e DAC
48/74
Architetture per ADC
49/74
Presenza di un buffer
50/74
ADC a 1 bit: comparatore
51/74
Convertitore flash
52/74
Convertitore SAR
53/74
Architetture per i DAC
54/74
Presenza di un buffer per disaccoppiamento
55/74
Resistori pesati
56/74
Resistori pesati
Sommatore invertente con op-amp:
57/74
Resistori R-2R
58/74
Convertitori ad
approssimazioni successive
59/74
Sommario





anni ‘70
Principio di funzionamento
SAR CMOS
vantaggi
problemi di interfacciamento
60/74
Multichip: 1 W!
●
1977
61/74
Principio di funzionamento
(32 + 8 + 4 + 1)?
62/74
Architettura
63/74
R-2R bipolare ; array di condensatori
●
bipolare
CMOS
64/74
Vantaggi dei SAR CMOS
 Basso consumo
 S/H “intrinseco”
 Layout più compatto
 PGA
 Ingresso single-ended o differenziale
 dinamica di Vref ampia (0.1  10 V)
•
semplifica il condizionamento esterno
 ADC integrato in un μC
65/74
CMOS
-
-
+
+
VIN
la carica dovuta a
VIN rimane
VS1
VIN
VS2
 HOLD
66/74
Condensatori pesati
VREF
C+
VREF
C
2
3
4
C C C
+ =
4 4 2
C
VREF
VREF
C C C
+ + =C
2 4 4
MSB
2
VREF
C
2
C
C+
2
VREF
4
MSB - 1
67/74
Condensatori pesati
68/74
Interfacciamento
●
Sorgente
•
•
•
●
Condizionamento
•
•
•
●
trasduttore
batteria
…
adattamento di impedenza
antialiasing
…
Att.ne: l’ingresso dell’ADC non è ideale
69/74
Esempio
●
 MIN ≈ 20 ns Perché?
●
ΔTsample = ?
70/74
Tempo di campionamento
●
●

VC  VIN 1  e  T /
 rel

VC  VIN

 e  T /
VIN
risoluz  log 2   rel 
n° di 
1
3
5
7
8
9
10
 = Rswitch*Csample (ns)
20
60
100
140
160
180
200
% VIN
risoluzione (bit)
63.2 95.0 99.3 99.91 99.966 99.9877 99.9955
1.4
4.3
7.2
10.1
11.5
13.0
14.4
71/74
Periodo di campionamento
●
Campionamento in 1.5 T CK
72/74
ADC integrato nel uC
The values of resistor
components Ri1 and Ri2
vary with temperature
and input voltage and
are process-dependent
(see Table 21).
Parasitic resistance and
capacitance from the
pad are not included in
this figure.
73/74
Riferimenti
●
●
●
●
●
Bonnie Baker, A Baker’s Dozen: Real Analog Solutions for
Digital Designers, cap. 2, Newnes, 2005.
W. Kester, D. Sheingold, J. Briant, “Fundamentals of
Sampled Data Systems”, in Analog-Digital Conversion,
Analog Devices, 2004, www.analog.com
S. Franco, “Design with Operational Amplifier and Analog
Integrated Circuits,” McGraw Hill: New York, 3rd ed., 2002,
pp. 586-590.
W. Kester, “Data Converter History”, in Analog-Digital
Conversion, Analog Devices, 2004, www.analog.com
MCP3202 datasheet, Microchip Technology Inc.,
www.microchip.com
74/74
Esempi di
architetture di
ADC e DAC
48/74
Convertitori A/D
48
Architetture per ADC
49/74
Convertitori A/D
49
Presenza di un buffer
50/74
Convertitori A/D
50
ADC a 1 bit: comparatore
51/74
Convertitori A/D
51
Convertitore flash
52/74
Convertitori A/D
52
Convertitore SAR
53/74
L’architettura di principio del SAR è del tipo riportato in figura.
Si ha un S/H che ha il compito di mantenere fisso il valore
dell’ingresso per tutto il periodo di confronto.
Il registro digitale (da cui il nome SAR: Successive Approximation
Register) verifica l’uscita del comparatore (che confronta la tensione
incognita con quella generata da un DAC comandato dal SAR
stesso). Se nel confronto Vin è maggiore della tensione impostata il
peso attribuito in quel momento viene mantenuto altrimenti tolto.
Nella soluzione bipolare due sono gli elementi di debolezza:
necessità di un S/H e dissipazione di potenza relativamente alta.
Convertitori A/D
53
Architetture per i DAC
54/74
Convertitori A/D
54
Presenza di un buffer per disaccoppiamento
55/74
Convertitori A/D
55
Resistori pesati
56/74
Convertitori A/D
56
Resistori pesati
Sommatore invertente con op-amp:
57/74
Convertitori A/D
57
Resistori R-2R
58/74
Convertitori A/D
58
Convertitori ad
approssimazioni successive
59/74
Questa parte è dedicata a una breve descrizione di uno dei più
popolari convertitori A/D: quello ad approssimazioni successive,
detto SAR (Successive Approximation Register).
Il motivo della sua popolarità risiede nel costo contenuto a parità di
risoluzione e, più di recente, a un consumo estremamente basso
dovuto alla tecnologia CMOS impiegata per la sua realizzazione.
Queste caratteristiche hanno permesso una sua integrazione in
moltissimi microcontrollori aumentando di gran lunga la possibilità di
realizzazione di sistemi di controllo estremamente compatti.
Unitamente ai , i SAR occupano oggi buona parte del mercato
degli ADC.
Convertitori A/D
59
Sommario





anni ‘70
Principio di funzionamento
SAR CMOS
vantaggi
problemi di interfacciamento
60/74
Verrà prima mostrata la struttura dei più “antichi” SAR che
comunque ha permesso un suo rapido sviluppo e una evoluzione in
termini tecnologici.
Dopo aver brevemente trattato il principio di funzionamento del SAR,
si mostrerà l’attuale struttura CMOS che, oltre a presentare consumi
ridotti rispetto ai precursori R-2R con switch bipolari, ha consentito,
unitamente ad altri benefici, l’integrazione intrinseca del sistema di
sample/hold. Di qui una notevole semplificazione nella realizzazione
di sistemi di acquisizione e controllo.
Infine, facendo riferimento a un dispositivo reale, verrà illustrato il
problema tipico (e spesso trascurato) dell’interfacciamento dei SARCMOS: il periodo di campionamento strettamente legato al valore di
resistenza interna della sorgente che pilota il SAR.
Convertitori A/D
60
Multichip: 1 W!
●
1977
61/74
I SAR-ADC hanno trovato largo utilizzo in ambito industriale sin dalla
loro “comparsa commerciale” negli anni ’70.
Con risoluzione da 8 a 16 bit, le caratteristiche di DNL, INL, offset e
guadagno hanno consentito lo sviluppo di sistemi nell’ambito del
controllo di processi, medicale e nei primi sistemi audio.
Realizzati in tecnologia bipolare, essi rappresentarono per l’epoca la
soluzione ADC a basso consumo e basso costo. Inoltre, basati su
DAC R-2R, la loro accuratezza poteva essere resa piuttosto elevata
con l’impiego di resistori a film spesso regolati finemente con
un’opera di laser-trimming.
Questa prima generazione di SAR richiedeva l’impiego di circuiti S/H
esterni o al limite integrate su “chip singolo” in moduli multi-chip di
tipo ibrido (vedi figura).
Negli anni ’70-’80 i SAR rappresentarono lo stato dell’arte della allora
moderna tecnologia bipolare.
Convertitori A/D
61
Principio di funzionamento
(32 + 8 + 4 + 1)?
62/74
Per comprendere il principio di funzionamento di un SAR facciamo
riferimento al sistema di pesatura riportato in figura.
Il nostro peso incognito X (45 nell’esempio) viene all’inizio
confrontato con un totale di 32 pesi campioni. Se la bilancia ci dice
che X è maggiore di 32, aggiungeremo a questi altri 16 pesi.
Nell’esempio, il totale raggiunto di 48 è eccessivo e allora togliamo i
16 pesi depositati e ne poniamo solo 8. Il totale di 40 ora è in difetto
e procediamo con l’aggiunta di altri 4 e così via.
Dal disegno si vede che con la base di potenze di 2 scelto sono
necessari 6 passaggi soltanto per scoprire il peso dell’oggetto.
La risoluzione è di 1 su 64.
Un ADC-SAR basa il suo funzionamento sullo stesso principio: la
tensione incognita viene confrontata col valore V ref/2, poi si aggiunge
Vref/4, poi Vref/8 e così via fino al valore minimo scelto per la
risoluzione. Maggiore è la risoluzione, maggiore sarà il numero di
passaggi necessari (e migliore dovrà essere l’elettronica dell’ADC).
La parola binaria di uscita viene composta dallo MSB allo LSB in un
numero di passi (periodi di clock) pari al numero di bit dell’ADC. Sarà
memorizzato un “1” se il peso deve essere mantenuto, “0” altrimenti.
Convertitori A/D
62
Architettura
63/74
L’architettura di principio del SAR è del tipo riportato in figura.
Si ha un S/H che ha il compito di mantenere fisso il valore
dell’ingresso per tutto il periodo di confronto.
Il registro digitale (da cui il nome SAR: Successive Approximation
Register) verifica l’uscita del comparatore (che confronta la tensione
incognita con quella generata da un DAC comandato dal SAR
stesso). Se nel confronto Vin è maggiore della tensione impostata il
peso attribuito in quel momento viene mantenuto altrimenti tolto.
Nella soluzione in tecnologia bipolare due sono gli elementi di
debolezza: necessità di un S/H e dissipazione di potenza
relativamente alta.
Convertitori A/D
63
R-2R bipolare ; array di condensatori
●
bipolare
CMOS
64/74
Il DAC bipolare impiegato poteva essere quello della figura in alto:
diversi generatori di corrente, stabiliti attraverso una rete R-2R e
commutati verso le uscite.
L’avvento della tecnologia CMOS ha consentito di semplificare
notevolmente il layout del dispositivo.
Con i MOS possono essere realizzati efficienti switch. Per i bassi
assorbimenti di corrente coinvolti nel pilotaggio, i pesi possono
essere stabiliti con reti di condensatori anziché resistori.
Meglio dei resistori, i condensatori possono essere più facilmente
regolati nel valore non essendo dipendenti dal processo di drogaggio
ma solo dal “disegno” delle loro armature (vedere come sono fatti i
condensatori MOS).
Inoltre, un array di condensatori consente di “memorizzare” il valore
di tensione incognita: possiamo implementare direttamente con
essi l’operazione S/H.
Convertitori A/D
64
Vantaggi dei SAR CMOS
 Basso consumo
 S/H “intrinseco”
 Layout più compatto
 PGA
 Ingresso single-ended o differenziale
 dinamica di Vref ampia (0.1  10 V)
•
semplifica il condizionamento esterno
 ADC integrato in un μC
65/74
I vantaggi dell’uso di una tecnologia CMOS sono quindi:
●
implementare direttamente il S/H.
●
layout più semplice e di dimensioni minori (rispetto a bipolare+R-2R)
●
consumo decisamente minore della soluzione bipolare
●
aggiunta di nuove funzionalità:
• non solo S/H ma anche PGA: amplificatori a guadagno programmabile
(capacità commutate)
• ingresso differenziale
• guadagno controllato dal valore di tensione di riferimento.
Vale la pena di sottolineare questo ultimo punto.
Nei SAR bipolari la tensione di riferimento esterna poteva essere data entro
una dinamica relativamente limitata.
In tecnologia CMOS il valore di riferimento può andare da decimi di Volt a una
decina di Volt. Con una dinamica così ampia la versatilità del componente è
notevolmente aumentata. Se per esempio fisso V ref=4.096 V, con un 12 bit ho
LSB=1 mV. Se pongo, per lo stesso dispositivo, invece V ref=0.1 V ho LSB=24
μV ! Con una risoluzione del genere, con un layout molto curato del circuito,
potrei far a meno di un amplificatore del segnale di ingresso.
Non da ultimo, i ridotti consumi e dimensione hanno permesso l’integrazione di
ADC nei microcontrollori.
Convertitori A/D
65
CMOS
-
-
+
+
VIN
la carica dovuta a
VIN rimane
VS1
VIN
VS2
 HOLD
66/74
Lo schema del circuito a ridistribuzione di carica è riportato in figura.
Nel periodo di campionamento SIN e SC sono chiusi.
TUTTI i condensatori si caricano al valore V IN di ingresso.
Terminato il periodo di campionamento S IN e SC vengono aperti e si
comincia il confronto con i diversi pesi di V REF.
È opportuno osservare che quando S IN e SC sono aperti, la carica
accumulata da ciascun condensatore viene MANTENUTA.
La rete di condensatori è un sistema lineare e possiamo applicare il
principio di sovrapposizione degli effetti: un contributo è quello
memorizzato con VIN, mentre un secondo contributo è quello che viene
dagli switch (VREF o GND).
Se annullo il contributo degli switch, la carica memorizzata con V IN
rimane su ogni condensatore perché sono tutti condensatori in parallelo
caricati a VIN ! Questo significa MANTENIMENTO (HOLD) ed è la
caratteristica intrinseca dei SAR CMOS.
Alla sovrapposizione degli effetti devo aggiungere il fatto che quando
colleghiamo uno dei condensatori a V REF e altri a GND si ha, con essi,
una partizione della VREF stessa: regolando i valori dei condensatori
secondo potenze di 2 posso stabilire fattori di partizione che vanno da
un minimo VREF/2N a un massimo VREF/2 con passi tutti uguali.
Convertitori A/D
66
Condensatori pesati
VREF
C+
VREF
C
2
3
4
C C C
+ =
4 4 2
C
VREF
VREF
C C C
+ + =C
2 4 4
2
VREF
C
2
MSB
C+
C
2
VREF
4
MSB - 1
67/74
Il funzionamento è molto semplice.
Il primo confronto è fatto collegando a V REF il condensatore più grande (a sinistra della
figura precedente). Gli altri a GND.
In questo modo il contributo di V REF è dimezzato verso il comparatore. Ad esso si
sovrappone il valore VIN memorizzato.
All’ingresso (+) del comparatore giungerà allora la tensione V REF/2 - VIN che sarà
confrontata con 0 V. Il confronto allora è come: VIN maggiore o minore di VREF/2 !!
Se l’uscita del comparatore è alta il condensatore MSB rimane collegato a V REF
altrimenti lo si collega a GND. Si trasmette lo stato del comparatore che rappresenta
lo MSB.
Si passa allora alla commutazione del secondo condensatore (C/2) collegandolo cioè
a VREF. Si hanno i due casi di figura a seconda della situazione precedentemente
incontrata per lo MSB. Si nota che ora il confronto è con ¾ V REF o ¼ VREF,
esattamente secondo pesi a potenza di 2 sovrapposti o meno al peso precedente.
E così via fino al condensatore più piccolo.
Ad ogni confronto l’ADC trasmetterà il bit di peso sempre più basso: dallo MSB allo
LSB.
I punti critici del sistema si hanno all’inizio e al termine della conversione. Nel primo,
durante il periodo di campionamento il segnale deve essere costante entro ¼ LSB.
Nel secondo si ha il confronto col valore più basso di tensione  VREF molto stabile.
Convertitori A/D
67
Condensatori pesati
68/74
I condensatori “pesati” sono realizzati come array di
condensatori tutti uguali e pari a uno “unitario”.
L'attuale qualità della litografia, nonché dello spessore
dell'ossido rendono ben “matchati” i rapporti dei diversi
condensatori.
Convertitori A/D
68
Interfacciamento
●
Sorgente
•
•
•
●
Condizionamento
•
•
•
●
trasduttore
batteria
…
adattamento di impedenza
antialiasing
…
Att.ne: l’ingresso dell’ADC non è ideale
69/74
Quanto concluso nelle pagine precedenti porta ad alcune
osservazioni pratiche che riguardano il problema
dell’interfacciamento che non deve essere sottovalutato.
Ovviamente, vi potrà essere la necessità di filtrare il segnale
proveniente dall’esterno in modo da limitare la banda di interesse e
attenuare ogni fenomeno di aliasing.
Il convertitore A/D deve essere pilotato correttamente affinché
riusciamo da esso a ottenere campioni che abbiano senso nella
conversione del segnale di ingresso.
Sarà probabilmente necessario un buffer per risolvere i problemi di
adattamento. Il filtro potrà essere integrato nello stesso circuito
amplificatore.
Vediamo da cosa può originarsi un problema di errata conversione a
causa di un errato adattamento.
Convertitori A/D
69
Esempio
●
 MIN ≈ 20 ns Perché?
●
ΔTsample = ?
70/74
La figura mostrata è tratta dal datasheet dello MCP3202,
convertitore SAR a 12 bit della Microchip.
Non ci stupiamo della presenza di una capacità equivalente di
ingresso (20 pF nel caso dello MCP3202) ma non dobbiamo
dimenticarci né del valore finito della resistenza dello switch di
campionamento né del valore della resistenza della sorgente
connessa all’ADC.
Se il valore di quest’ultima è trascurabile, la costante di tempo di
carica dei condensatori durante il campionamento è pari a 20 ns.
Qual è il valore minimo per il periodo di campionamento?
Cosa accadrebbe se campionassimo con un tempo troppo basso?
Convertitori A/D
70
Tempo di campionamento
●
●

VC  VIN 1  e  T /
 rel 

VC  VIN
 e  T /
VIN
risoluz  log 2   rel 
n° di 
1
3
5
7
8
9
10
 = Rswitch*Csample (ns)
20
60
100
140
160
180
200
% VIN
risoluzione (bit)
63.2 95.0 99.3 99.91 99.966 99.9877 99.9955
1.4
4.3
7.2
10.1
11.5
13.0
14.4
71/74
Il condensatore totale di campionamento si caricherà secondo una
legge esponenziale. Dopo un periodo T il valore di d.d.p. VC
raggiunto ai capi del condensatore darà luogo a un errore relativo εrel
rispetto al valore vero VIN che segue la legge exp(-ΔT/).
Questo errore relativo ci permette di calcolare l’accuratezza effettiva
che raggiungeremmo convertendo il valore V C campionato in
confronto al vero valore che dovremmo convertire. Si nota che sono
necessarie almeno 9 costanti di tempo perché si riesca a
raggiungere l’accuratezza che l’ADC stesso consente (12 bit).
Nella tabella sono riassunti i casi in cui si usino periodi di tempo
diversi rispetto a 9.
Convertitori A/D
71
Periodo di campionamento
●
Campionamento in 1.5 T CK
72/74
Nel caso dell’MCP3202, il periodo di campionamento è svolto in 1.5
periodi di clock.
Se fCK fosse pari a 2 MHz il periodo di campionamento sarebbe pari
a 750 ns, ampiamente al di sopra del limite di 9=180 ns.
Si comprende allora il grafico in cui viene riportata la frequenza
massima di clock del dispositivo in funzione della resistenza della
sorgente.
Si nota che oltre un certo valore, la resistenza di sorgente non può
essere più trascurata e la frequenza di clock deve essere mantenuta
a un valore più basso affinché il campionamento del segnale abbia
un’accuratezza che rientri nei 12 bit di risoluzione del convertitore.
Due sono le possibili soluzioni al problema: diminuire il valore della
resistenza di sorgente mediante l’impiego di un buffer; oppure
diminuire la frequenza di clock dell’ADC, seguendo quanto dettato
dalle curve del grafico qui riportato.
Convertitori A/D
72
ADC integrato nel uC
The values of resistor
components Ri1 and Ri2
vary with temperature
and input voltage and
are process-dependent
(see Table 21).
Parasitic resistance and
capacitance from the
pad are not included in
this figure.
73/74
In questa slide è riportato lo schema equivalente dell'ADC SAR
integrato nel uC LPC1769 delle esercitazioni.
Si noti la somiglianza con quanto visto prima.
Ri1 rappresenta la resistenza on dello switch del multiplexer di
ingresso. È indicato come resistore “variabile” perché il suo valore
dipende dalla temperatura (e dal processo di fabbricazione).
Ri2 rappresenta la resistenza on del comparatore. È indicato come
resistore “variabile” perché il suo valore dipende dalla temperatura (e
dal processo di fabbricazione).
C1 e C2 sono condensatori parassiti, mentre C3 è la capacità totale
del sistema.
Rispetto all'MCP3202 abbiamo un valore 10 volte più basso → la
frequenza di clock potrà essere 10 volte più elevata. Infatti, arriviamo
a 13 MHz contro il MHz del dispositivo visto prima.
Convertitori A/D
73
Riferimenti
●
●
●
●
●
Bonnie Baker, A Baker’s Dozen: Real Analog Solutions for
Digital Designers, cap. 2, Newnes, 2005.
W. Kester, D. Sheingold, J. Briant, “Fundamentals of
Sampled Data Systems”, in Analog-Digital Conversion,
Analog Devices, 2004, www.analog.com
S. Franco, “Design with Operational Amplifier and Analog
Integrated Circuits,” McGraw Hill: New York, 3rd ed., 2002,
pp. 586-590.
W. Kester, “Data Converter History”, in Analog-Digital
Conversion, Analog Devices, 2004, www.analog.com
MCP3202 datasheet, Microchip Technology Inc.,
www.microchip.com
74/74
Convertitori A/D
74